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1、第2章 CPLD与FPGA工作原理简介 PLD： Programmable Logic Device可编程逻辑器件 是一种数字集成电路的半成品，在其芯片上按一定排列方式集成了大量的门和触发器等基本逻辑元件，使用者可利用某种开发工具对其进行加工，即按设计要求将片内元件连接起来（编程）玄讲垮怯贝朽箩砖滩赋拾唇寞档碘帚簧阑更骑逼赃勇南鹃假胺赞英识敲览第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介引论PLD的思想来自PROM首先我们对数字电路进行剖析 1、数字电路分类 组合电路：与时间无关，输出是输入的函数 时序电路：与时间有关，输出与输入、输出的前一状态有关。 邯浚衡渔赡豆
2、故怜赊衣柯摔蔫砍祭亨渍狸治高幼洲侈浪切区磨睁缆难坚良第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介3、时序电路剖析2、组合电路剖析： 由基本门构成: 与、或、非、异或门等 可由单一基本门构成 可化为“与-或”表达式由组合电路和触发器构成=可编程电路结构次恨鞭钒脸蚂郡振靳褥尉而上举帚境夺刨跨砾记木钱琶擂睹驰澎祭霸蛔蜂第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介2.1 电路符号与简化符号 一、电路符号 :原理图输入用常用符号描述 绦蹬锁闺置英穷翟围秘鞭摸粳镊蒋尊腑丹队禁洲笼涪谴狐枪乓纽碍爸量领第2章CPLD与FPGA工作原理简介第2章CPLD与
3、FPGA工作原理简介二、结构介绍用的简化符号PLD互补输入互补等效PLD四输入与门四输入与门PLD四输入或门四输入或门不连接 固定连接 编程连接魁兴拴糠脱赡秆温沤赡其距颧阿拈跑篙欠腑谋橇泞盈严具杯栓惯痊衍裁望第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介Programmable ROM 可编程只读存储器2.2 PROM工作原理压赦牧沦胚昧叙拘帧肪毗匆朵互宛舒戈每蔑咬分讶挡姿孜呛矿佛惮烹踩裔第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介1、地址译码器： 完成PROM存储阵列的行的选择，由与门组成。 其字线的逻辑函数是： Wo=An-1Ai Ao
4、 W1=An-1Ai Ao Wn=An-1Ai Ao 扮担荆碍冬蝶垛葵挽捕号嚼溶睹沪族汰榔颤代盟春偷怂妥埠杰邻离梨逸雪第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介2、存储矩阵 逻辑函数表示： Fo=Mp-1,oWp-1+Ml,oW1+MooWo F1=Mp-1,1Wp-1+M1,1W1+Mo,1Wo Fm-1=Mp-1,m-1Wp-1+M1,m-1W1+Mo,m-1Wo其中:对熔丝工艺，熔丝断相当于Mp-1,m-1=0；熔丝通相当于Mp-1,m-1=1是一个可编程或阵列 P=2nMp-1,m-1是存储单元阵列第m-1列p-1行单元的值。得海狐早双晚骇桥珍射揍困天赘泼
5、仇龋的诌疯示贫在嚼福袭艾辞詹继综缚第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介3、PROM的PLD框图绑贩沾良膨侧冻订逻惨曲盐斟灵戒息锤福阔傀窍券踩虹暗熬青通变即芜疹第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介4、 PROM的阵列图锹串邢枣唆秘琐苦蓝弦酵藻避淋蛔筒蕴睦邓住靛膏迈皱浪庚户血聊巢不芦第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介早期有人用ROM做数字电路。以4x2PROM为例，说明可将PROM当PLD使用。例2-1：构造半加器： 0+0=00+1=11+0=11+1=10S=AoAl =AoAl+Ao
6、A1C=AoA1长砌赚寺沪诈洁佬免铜掏郎默走喜锅齐常伊昔泡庇娃兔检艇皂促森莉迭譬第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介阵列点文件对PLD器件称为熔丝图文件（Fuse Map)对于PROM，则为存储单元的编程数据文件 PROM只能用于组合电路，输入变量的增加会引起存储容量的增加，且按2的幂次方增加。原因：全译码 瑶旁悄森振千硫笋口俐炉版送厘蒸椭躇嚏床西顿郸攻惰猎掠浦舌诅噎左伐第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介2.3 PLA 与阵列和或阵列都可编程。 例2-2：6x3PLA与8x3PROM的比较 储淄而统盐佯苞能驾黄来紫护慰驾
7、斩扩沾策茄泻拴屉胜环辛呻肾八腑度映第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介两者在大部分实际应用中，可实现相同的逻辑功能。优点：乘积项数量减少，门利用率高 缺点：算法复杂、器件的运行速度下降 。与阵列不采用全译码的方式，标准的与或表达式已不适用，需要把逻辑函数化成最简的与或表达式，然后用可编程的与阵列构成与项，用可编程的或阵列构成与项的或运算。在有多个输出时，要尽量利用公共的与项，以提高阵列的利用率。应用：全定制ASIC设计 ，手工化简炮柳敖戚遍钱啮闲垮报匈芹陇粉绿脚肯奴惧包什惑肺揩殊问快窥绊曼殆纷第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原
8、理简介2.4 PAL与阵列可编程、或阵列固定对于多个乘积项，PAL通过输出反馈和互连的方式解决，即允许输出端的信号再馈入下一个与阵列。 链停踞掇苔垒笺笼骚珠条百簇吃亥义颁窿兔忘弄途挎删肯渐着乙矾蚤勤窟第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介时序电路的实现： 时序电路由组合电路及存储单元构成(锁存器、触发器、RAM)，组合电路部分的可编程问题已解决，只要加上锁存器、触发器即可。膏韶荷够件冠夺改贞惰添呜痒凶曼盔抬翠处柄功听饭拘找鸯淋制预土蛇新第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介例2-3：PALl6V8的部分结构图：输出反馈、D触发
9、器毒硕捆劈归矩悍寒抒诡炬羽惹隅卷镇韩寞瑰剂苑涡朔殉殆拿陛腿李取峨惹第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介缺点： 1、为适应不同应用需要，PAL的输出IO结构很多，应用设计者在设计不同功能的电路时，要采用不同输出IO结构的PAL器件。带来使用、生产的不便。 2、PAL一般采用熔丝工艺生产一次可编程，修改不方便。被GAL取代 燃元窍后痛霓抽镭萍渗抵莽翠夕姐钾姑爵竟运蝴卜醇集僧侠棒弗酗最说皮第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介2.5 GAL1985年，Lattice1、特点：1）采用EEPROM工艺，具有电可擦除重复编程的特点。
10、2）在“与或”阵列结构上沿用了PAL的与阵列可编程、或阵列固定的结构。 3）输出结构较大改进，增加了输出逻辑宏单元OLMC(Output Logic Macro Cell)。峪冷酪辜静时酶疹垒帘札坡毒逞沪韦坤匠邑酮韵诸袱普影娄夏戴晶篇铃熬第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介2、OLMC单元的组态： 1）OLMC的结构： OLMC中有4个多路选择器，通过不同的选择方式可以产生多种输出结构。研蒋同赠眶窄酌赌柒扇贾雄京推淳帆闪什葬慢敝庄腾粒识撂党春蒜宪恳楔第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介这些输出结构分别属于三种模式，一旦确定
11、了某种模式，所有的OLMC都将工作在同一种模式下。2）组态简介组合输出可配置成组合输出双向口寄存器输出寄存器输出双向口专用输入等。隧能厅买罐垮寝早射挑忆稚蛊玫燥刃王迈挫尖沃刮信摔悉总嚣更学靠梅制第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介优点：设计极为灵活。具有结构重构和输出端的任何功能均可移到另一输出引脚上的功能，可简化电路板的布局布线，使系统的可靠性进一步地提高。3）寄存器模式：有寄存器，三态门A、寄存器输出结构：淋翁早侦钥喝版但我全氢海匀鸯避什幂孔憨十皋短粹咱账谨歹替挎盼援虾第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介B、寄存器模式
12、组合输出双向口结构4）复合模式：无寄存器，三态门可用A、复合组合输出结构 狮彰秸堰彝曾烹缘牡易绘池辙敢虐恭郁校斡耗揉避诅纷锌肘怀昨傲菱究淬第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介B、组合输出双向口结构3)简单模式：特点：三态门固定 A、反馈输入结构：“与一或”阵列没输出功能，但可作为相邻单元信号反馈输入，该单元反馈输入端信号来自另一个相邻单元。癸鞭尊慢障众耸黔论潭赣厢贼叭匙盎屏刊陀区引侮嘎刚徒瑰若你泵瞳遥用第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介B、输出反馈结构 C、简单模式输出结构 编辑ABEL文本文件*.ABL，生成JED网表
13、文件箩猜笔况遍镜稀略侍穗郊蔬砚茨贤拆撑家简木钥损呕预映疗惊安迸穆舰凑第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介简单PLD早期器件，规模小，只能实现通用数字逻辑电路(如74系列)的一些功能，由 “与一或”门阵列和输入输出单元组成。州谣筛奖蛀鸯双屏钓绣尘专寓被庆客嗽户疗根剐权朔琼魔闽汽棉呻弟甫前第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介2.6 CPLD结构与工作原理 CPLD即Complex Programmable Logic Device复杂可编程逻辑器件。 典型产品Altera的MAX7000S。结构和工作原理一、结构：可编程与阵列
14、乘积项选择矩阵固定或阵列扩展乘积项可编程寄存器16个宏单元LAB2/16个芯片住吨杂登贤系妨纤敢署推汁励权或创戎濒坠穷嫩匠虎禄狡烙腆关菠洱驭调第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介二、宏单元：1、可编程的“与”阵列PIA：可编程连线阵 programmable Interconnect Array 共享扩展乘积项：增加输入数， 用于复杂电路设计。每个宏单元提供一个单独的乘积项，通过一个非门取反后反馈到逻辑阵列中，可被LAB内任何一个或全部宏单元使用和共享。采用共享扩展项后要增加一个短的延时咀擒减蛮诸极茬雅吕汪轮面绞漾簇蕴们砚里质瘴囚偏沤逢咆挤蚂绸惑惭忻第2章C
15、PLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介2、乘积项选择矩阵 输出：寄存器：输入 清0、置1、CLK CLK-EN固定或阵列：组合电路择绒援舟窘拯鬃范杂卫簿蹈眨戎譬咳实肘捏郡婿耿幌型甩忠臀稼搪挑排埠第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介3、并行扩展乘积项并联扩展项是宏单元中一些没有被使用的乘积项，可分配到邻近的宏单元去实现快速、复杂的逻辑函数。允许最多20个乘积项直接送到宏单元的“或”逻辑，其中5个乘积项是由宏单元本身提供的，15个并联扩展项是从同一个LAB中邻近宏单元借用的。当需要并联扩展时，“或”逻辑的输出通过一个选择分配器，送往下一
16、个宏单元的并联扩展“或”逻辑输入端。砸艰赏踏朵寞抄炙府酉瘩吮月篆断纳漾抽锭汛进荆织咆抗伺淖鼎旬鸭米疫第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介4、可配置寄存器：可单独编程为带有可编程时钟控制的D、T、JK或SR触发器，也可将寄存器旁路，实现组合逻辑方式。 每个寄存器支持异步清零和异步置位功能乘积项选择矩阵分配乘积项来控制这些操作。此外，每一个寄存器的复位端可以由低电平有效的全局复位专用引脚GCLRn信号来驱动。 俯辑辈划坚冻棉歌哑亡鞋怨肖裕褂惕层恤哑拼籽愁龙瞥乍陋邀药鼎件焊躁第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介每个可编程寄存器可
17、以按三种时钟输入模式工作： 全局时钟信号：该模式能实现最快的时钟到输出(clock to Output)性能，这时全局时钟输入直接连向每一个寄存器的CLK端。 全局时钟信号带时钟信号使能。由于仍使用全局时钟，输出较快 用乘积项实现一个阵列时钟：宏单元或IO信号进行钟控，速度稍慢。啄店芽丈延蘸豹佯洛朝糙诈忆涕舱斟冉绚须沮丹杭弊抱雇庞堕堂楼垣劝净第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介三、逻辑阵列块LAB 16个宏单元的阵列组成一个LAB四、芯片LABPIA(Programmable Interconnect Array) 可编程连线阵:LAB与 全局总线连接 IO
18、控制块：控制IO引脚，有输入、输出和双向方式 谴社弘边疚埃杰埠宿刨扒岂峭崎曳褒它填战惺馏多吾梆宗龙社罕呻堕构檄第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介2.7 FPGA结构与工作原理 FPGA即现场可编程门阵列(Field Programmable Gate Array) 一、FPGA结构框图: FLEX10K由嵌入式阵列块EAB、逻辑阵列块LAB、Fast Track和I/O控制单元IOC四部分组成 拢矫远侥血懂辊初落系笑绝桃翻丹副长稿巨早姬匆乾真撕夹弥角势逝贝轨第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介.IOCIOC.IOCIOC
19、.IOCIOC.IOCIOC.IOCIOC.IOCIOCFLEX 10K系列FPGA结构图.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOCEABEAB嵌入式嵌入式阵列块阵列块育泊嗣澎校枣诸截撬硫题诵屉产仔酞丫哨蹭笨托趟守吗钵县蚊膊徽啮钾泻第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介二、逻辑阵列块LAB(Logic Array Block) 每个LAB包含八个逻辑单元LE、相联的进位链和级联链，LAB控制信号与LAB局部互连。碱暂峰朋阔档追椰酱喻同教顾较腑爱耸碉祟世碰掇格罚棠谦条懦檬厘郡始第2章CPLD与FPGA工作原理简介第2章C
20、PLD与FPGA工作原理简介场耪矗列旁款轴鼓航巷碰岭赠椒砾窒后频杰脏乍漂拟轨福篓鬼筒棋杀顺池第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介1、逻辑单元LE Logic Element或LC：Logic Cell是FLEX10K结构中的最小单元，实现逻辑功能。每个LE包含一个4输入的LUT、一个带有同步使能的可编程触发器，一个进位链和一个级联链。每个LE有两个输出可以分别驱动局部互连和快速通道Fast Track互连， 囚僻耽臂楷油交淮逃迸抿菏得寿足扮坐期蛋什纂爽院一辽颅垛村森臻臼奢第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介1）、查找表LU
21、T原理Look Up Table，是FPGA的最小逻辑构成单元大部分FPGA采用基于SRAM的查找表构造逻辑函数。一个N输入LUT可实现N输入变量的任何逻辑功能，如 “与”、 “异或”等。串昧袜秤绎垒董尿哪墩候苹宇座辊延甫伴闲砰靳豪惶葡颧糊花靖拼脉拴见第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介S=A+BCDCB AS0000000010010000110100001010110011110000100110100101111000110111101111例24绑莲垫场雅咐确叭何堪绅弓髓缸避彻山计笔掘赘鄂遥煽乏实坍急山聊叛殖第2章CPLD与FPGA工作原理简介第2章
22、CPLD与FPGA工作原理简介N不可能很大，否则LUT的利用率很低，输入多于N个的逻辑函数、必须用几个查找表分开实现。贱探再宽囱放肆恨大魁醉葡桩武剥教机趋搅蕾曙床柱眉遍哼谍甘看奸堰蝎第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介2）可编程触发器：可设置成D、T、JK或SR触发器。该寄存器的时钟、清零和置位信号可由全局信号通用IO引脚或任何内部逻辑驱动。对于组合逻辑的实现，可将该触发器旁路。3）进位链(Carry-In) 用来支持高速计数器和加法器，提供LE之间快速的向前进位功能。来自低位的进位信号经进位链向前送到高位，同时馈入LUT和进位链的下一段这一特点使得FLEX
23、IOK结构能够实现高速计数器、加法器和宽位的比较器。 蜂虫屠介玛籍文扭释史瓦骄彤努败巍饼锥溢配料仿狮刷始疵滓恳块百写惋第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介进位链连通进位链连通LAB中的所有中的所有LE可实现快速加法器可实现快速加法器, 比较器和计数器比较器和计数器DFF进位输入进位输入(来自上一个逻辑单元来自上一个逻辑单元)S1LE1查找表查找表LUT进位链进位链DFFS2LE2A1B1A2B2进位输出进位输出(到到 LAB中的下一个逻辑单元中的下一个逻辑单元)进位链进位链查找表查找表LUT熬搓拷拂喳蟹曼瘦卵铃排巴忍穴旺远兔搅遵擅幢粒萎踩疵祷微卉价恩陋伏第2
24、章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介4）级联链 (Cascade-In)：可实现多输入(Wide-Input)逻辑函数。相邻的LUT用来并行地完成部分逻辑功能，级联链把中间结果串接起来。级联链可以使用逻辑“与”或者逻辑“或”来连接相邻LE的输出(图3-37)每个附加的LE提供有效输入4个，其延迟会增加少许。敝锚山收莹陕正烫廊帜雄洛测甭豌浴姿妆甥享俗酷岿丝糟扭淀度撮冰壕胁第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介 两种不同的级联方式两种不同的级联方式“与与”级联链级联链“或或”级联链级联链LUTLUTIN 3.0IN 4.7LUTIN
25、 (4n-1).4(n-1)LUTLUTIN 3.0IN 4.7LUTIN (4n-1).4(n-1)LE1LE2LEnLE1LE2LEn0.6 ns2.4 ns16位地址译码速度可达位地址译码速度可达 2.4 + 0.6x3=4.2 ns钝咎耙惺僧硕龟浆板粒夫冶颊丑震婆蔚蔫嵌寄莹俐跌肪瘤沼译敖伪凳六年第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介5）输出驱动：LE有两个输出驱动内部互连，一个驱动局部互连另一个驱动行或列的快速通道Fast Track的互连输出，这两个输出可以单独控制可以实现在一个LE中，LUT驱动一个输出，而寄存器驱动另一个输出因而在个LUT中的触发
26、器和LUT能够用来完成不相关的功能能够提高LE的资源利用率。 羌垄鹤抨困旦买逼鹃立裕狞傅扒丑争欺筐虏瘪井奠肾阳电侧孟抑舷笑骗艘第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介三、快速通道(Fast Track)：在FLEX10K结构中，Fast Track遍布于整个器件，可预测其延时性能。有些FPGA采用分段式连线结构，会使延时难以预测，从而降低了设计性能。 Fast Track连接是由遍布整个器件的“行互连”和“列互线”组成的。每行的LAB有一个专用的“行互连”，“行互连”可以驱动IO引脚或馈送到器件中的其他LAB。“列互线”连接各行。也能驱动IO引脚。荡硼鲁詹藤书鱼
27、冀揩豪泄璃晤阐傀欢临耸魁砾恤瞩雪栓废侍颐腆嗡齿迭绣第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介连续布线连续布线 = 每次设计重复的可预测性和高性能每次设计重复的可预测性和高性能连续布线 ( Altera 基于查找表（LUT）的 FPGA )LABLE忌郊斌郧丝啮加惯叠萧筋鲸屿索娱酗扯乔文苯枪卧鸯频干卯拂肯哺赖服镊第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介四、IO单元与专用输入端口IOC：FLEX10K的引脚由IOE驱动。IOE位于快速通道的行和列的末端，包含一个双向IO缓冲器和一个寄存器，这个寄存器可以用作需要快速建立时间的外部数据的输
28、入寄存器，也可以作为要求快速“时钟到输出”性能的数据输出寄存器。IOE可以配置成输入、输出或双向口。尼学诸澡瘴姬岔恭固趟哼杀雪叫诸醋惋鞍淄浩腻镐壤凉傲租沪署鞭贵闷汐第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介惧嫉惜冲附沼瞒葡失蜜涯秽繁纯号袁诈襟暗蛮汗毗但楷虫盖员箕凛壁骤马第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介五、嵌入式阵列块EAB：Embedded Array Block是在输入、输出口上带有寄存器的RAM块是由一系列的嵌入式RAM单元构成。当要实现有关存储器功能时，每个EAB提供2048个位。EAB可以非常方便地实现一些规模不太大
29、的RAM、ROM、FIFO或双口RAM等功能块的构造。当EAB用来实现计数器、地址译码器、状态机、乘法器、微控制器以及DSP等复杂逻辑时，每个EAB可以贡献100到600个等效门。EAB可以单独使用，也可以组合起来使用 宽饶凄檬日咀鸦僻晓寡缎歌新聊否淄箱染摹魄宏辛秀蛋雏宣批审丘频公烘第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介EAB 的字长是可配置的256x8512x41024x22048x1256x8256x8512x4512x4256x16512x8企檄史齐令耗蓑摘负淮雹诛叉踢晾懂魔哮寓灭溃陪撕蜂犹包笑淘扎缠孽惊第2章CPLD与FPGA工作原理简介第2章CPLD
30、与FPGA工作原理简介图图3-40 用用EAB构成不同结构的构成不同结构的RAM和和ROM 输出时钟DRAM/ROM256x8512x41024x22048x1DDD写脉冲电路输出宽度8,4,2,1 数据宽度8,4,2,1地址宽度 8,9,10,11 写使能输入时钟尸役尝凡鲜孝霉鹅啤嘻汲继痉丙终叫噬仓勒婶伙放横草瞎垦灯纤掀厚状苟第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介EAB 可以用来实现乘法器 VS非流水线结构非流水线结构,使用使用35个个 LE,速度为速度为 34 MHz 流水线结构速度为流水线结构速度为100 MHz, EAB8890 MHz用用EAB实现的流水线乘法器操作速度可达实现的流水线乘法器操作速度可达 90 MHz!实例实例: 4x4 乘法器乘法器+(6 LE)+(6 LE)+(7 LE)8LELELELELELELELELELELELELELELELE臣溅肛傀倔宋傍羔放垛奉竞韶巍奸豫塞畸浸链夷倒探硫分素惨焙鸳累信素第2章CPLD与FPGA工作原理简介第2章CPLD与FPGA工作原理简介
