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1、课题课题3半导体存储器和可编程逻辑器件半导体存储器和可编程逻辑器件31概述概述 32半导体存储器半导体存储器33 可编程逻辑器件可编程逻辑器件34综合设计综合设计秒表电路秒表电路本章小结本章小结31概述概述半导体存储器几乎是当今数字系统中不可半导体存储器几乎是当今数字系统中不可缺少的组成部分，它可用来存储大量的二值数缺少的组成部分，它可用来存储大量的二值数据。它不仅可以存储文字的编码数据，而且可据。它不仅可以存储文字的编码数据，而且可以存储声音和图像的编码数据。以存储声音和图像的编码数据。另一类另一类70年代后期发展起来的功能特年代后期发展起来的功能特殊的大规模集成电路殊的大规模集成电路可编程
2、逻辑器件可编程逻辑器件。可编程逻辑器件（可编程逻辑器件（PLD）较好地解决）较好地解决了以上问题，并在工业控制、信号处理和了以上问题，并在工业控制、信号处理和产品开发等方面得到了广泛的应用。该类产品开发等方面得到了广泛的应用。该类器件具有结构灵活、集成度高、处理速度器件具有结构灵活、集成度高、处理速度快和可行性高等优点，而且可实现硬件设快和可行性高等优点，而且可实现硬件设计软件化。计软件化。利用复杂可编程逻辑器件设计一个实利用复杂可编程逻辑器件设计一个实用电路用电路秒表电路，如图秒表电路，如图3-1所示。所示。图3-1 秒表电路图32半导体存储器半导体存储器只读存储器（只读存储器（Read-O
3、nly Memory，简，简称称ROM）半导体存储器分二类：半导体存储器分二类：随机存储器（随机存储器（Random Access Memory，简称，简称RAM）321随机存储器（RAM）随机存储器也叫读随机存储器也叫读/写存储器，简称写存储器，简称RAM。RAM用于存储可随时更换的数据，可以随时从给用于存储可随时更换的数据，可以随时从给定地址码的存储单元读出（输出）数据或写入定地址码的存储单元读出（输出）数据或写入（输入）新数据。（输入）新数据。静态存储器（简称静态存储器（简称SRAM）动态存储器（简称动态存储器（简称DRAM）。）。根据所采用存储单元工作原理的不同，可分为根据所采用存储单
4、元工作原理的不同，可分为RAM靠存储电路的状态存储数据靠存储电路的状态存储数据0或者或者1，故断，故断电后电后RAM的存储数据丢失。的存储数据丢失。1RAM的基本结构的基本结构一般而言，存储器由存储矩阵、地址译码器和读一般而言，存储器由存储矩阵、地址译码器和读/写写控制电路（也叫输入控制电路（也叫输入/输出电路）三部分组成，如图输出电路）三部分组成，如图3-2所所示，由此看出进出存储器有示，由此看出进出存储器有3类信号线，即地址线、数据类信号线，即地址线、数据线和控制线。线和控制线。（1）存储矩阵）存储矩阵存储矩阵由许多存储单元排列成行列矩阵结构，每个存储矩阵由许多存储单元排列成行列矩阵结构，
5、每个存储单元存储存储单元存储1位二进制数据（位二进制数据（0或或1）。存储器以字为单）。存储器以字为单位组织内部结构，位组织内部结构，1个字含有若干个存储单元。个字含有若干个存储单元。1个字中所个字中所含的位数称为字长。含的位数称为字长。 图3-2RAM电路的基本结构例如，一个容量为例如，一个容量为2564(256个字，每字个字，每字4位位)的存的存储器，有储器，有1024个存储单元，这些单元可以排成个存储单元，这些单元可以排成32行行32列的矩阵形式，如图列的矩阵形式，如图3-3所示。图中每行有所示。图中每行有32个存储单个存储单元，每元，每4列存储单元连接在相同的列地址译码线上，组列存储单
6、元连接在相同的列地址译码线上，组成一个字列，由此看出每行可存储成一个字列，由此看出每行可存储8个字，每个字列可个字，每个字列可储存储存32个字。每根行地址选择线选中一行，每根列地个字。每根行地址选择线选中一行，每根列地址选择线选中一个字列。因此，图示阵列有址选择线选中一个字列。因此，图示阵列有32根行地根行地址选择线和址选择线和8根列地址选择线。根列地址选择线。 图3-32564RAM存储矩阵（2）地址译码）地址译码地址译码器实现地址的选择。在大容量的存储器地址译码器实现地址的选择。在大容量的存储器中，通常采用双译码结构，即将输入地址分为行地址中，通常采用双译码结构，即将输入地址分为行地址和列
7、地址两部分，分别由行、列地址译码电路译码。和列地址两部分，分别由行、列地址译码电路译码。行、列地址译码电路的输出作为存储矩阵的行、列地行、列地址译码电路的输出作为存储矩阵的行、列地址选择线，由它们共同确定欲选择的地址单元。址选择线，由它们共同确定欲选择的地址单元。对于图对于图3-3所示的存储矩阵，所示的存储矩阵，256个字需要个字需要8位二进位二进制地址码制地址码(A7A0)。地址译码有多种形式。例如，可。地址译码有多种形式。例如，可以将地址码以将地址码A7A0的低的低5位位A4A0作为行地址，经过作为行地址，经过5线线-12线译码电路，产生线译码电路，产生32根行地址选择线，地址码的根行地址
8、选择线，地址码的高高3位位A7A5作为列译码输入，产生作为列译码输入，产生8根列地址选择线。根列地址选择线。只有被行地址选择线和列地址选择线同时选中的单元，只有被行地址选择线和列地址选择线同时选中的单元，才能被访问。才能被访问。 （3）输入输出控制电路）输入输出控制电路输入输出控制电路用来控制存储器内部数据输入输出控制电路用来控制存储器内部数据与外部进行交换的过程。图与外部进行交换的过程。图3-4给出了一个简单的给出了一个简单的输入输出控制电路。为了便于控制，电路不仅有输入输出控制电路。为了便于控制，电路不仅有读读/写控制信号，还有片选控制信号。当片选信号写控制信号，还有片选控制信号。当片选信
9、号有效时，芯片被选中，可以进行读有效时，芯片被选中，可以进行读/写操作，否则写操作，否则芯片不工作，内部数据线与端口引脚隔离。片选信芯片不工作，内部数据线与端口引脚隔离。片选信号仅解决芯片是否工作的的问题，而芯片的读、写号仅解决芯片是否工作的的问题，而芯片的读、写操作则由读操作则由读/写控制信号决定。写控制信号决定。图3-4输入输出控制电路2RAM的操作与定时的操作与定时为了保证存储器准确无误地工作，加到存储器为了保证存储器准确无误地工作，加到存储器的地址、数据和控制信号必须遵守几个时间边界条的地址、数据和控制信号必须遵守几个时间边界条件，下面以静态件，下面以静态RAM为例加以说明。为例加以说
10、明。图图3-5(a)示出了读出过程的定时关系。读出过程示出了读出过程的定时关系。读出过程操作如下：操作如下：欲读取单元的地址信号加到存储器的地址输欲读取单元的地址信号加到存储器的地址输入端；入端；加入有效的片选信号；加入有效的片选信号；在线上加高电平，经过一段延时后，所选择在线上加高电平，经过一段延时后，所选择单元的内容出现在单元的内容出现在I/O端；端；让片选信号无效，让片选信号无效，I/O端呈高阻态，本次读出端呈高阻态，本次读出结束。结束。将欲写入单元的地址信号加到存储器的地址输入端；在片选信号端加上有效逻辑电平，使RAM工作；将待写入的数据加到数据输入端；在线上加入低电平，进入写工作状态
11、；使片选信号无效，数据输入线回到高阻状态，本次写入结束。写操作的定时波形如图3-5(b)所示。写操作过程如下：(b)写操作时序图图3-5RAM的操作与定时(a)读操作时序图3RAM存储容量的扩展在数字系统或计算机中，单个存储器芯片往往不能满足存储容量的要求，因此，在实际使用时，可以把多个单片RAM进行组合扩展成大容量存储器。扩展存储容量的方法可以通过增加位数和字数来实现。存储器的字通常用K、M和G为倍率，其中1K=210=1024，1M=220=1024K，1G=230=1024M。（1） RAM的位（字长）扩展的位（字长）扩展当所用单片当所用单片RAM的位数不够时，就要进行位扩展。的位数不够
12、时，就要进行位扩展。位扩展可以利用芯片的并联方式实现，即将位扩展可以利用芯片的并联方式实现，即将RAM的地址线、读的地址线、读/写控制线和片选信号对应地并联在一起，写控制线和片选信号对应地并联在一起，而各个芯片的输入而各个芯片的输入/输出端作为扩展后存储系统的字的输出端作为扩展后存储系统的字的位线。位线。例如用例如用4片片4K4位的位的RAM，扩展成一个，扩展成一个4K16位位的的RAM，如图，如图3-6所示。所示。 图3-6RAM的位扩展（2）RAM的字扩展的字扩展字扩展就是把几片相同字扩展就是把几片相同RAM的数据线、读的数据线、读/写控制写控制线并接在一起作为共用输入输出端（即位不变），
13、把线并接在一起作为共用输入输出端（即位不变），把地址线加以扩展，用扩展的地址线去控制各片地址线加以扩展，用扩展的地址线去控制各片RAM的的片选线。地址线需扩展几位，依字扩展的倍数决定。片选线。地址线需扩展几位，依字扩展的倍数决定。例如将例如将RAM扩展成扩展成2倍，则增加倍，则增加1位地址线；如将位地址线；如将RAM扩展成扩展成4倍，则增加倍，则增加2位地址线，依此类推。字扩位地址线，依此类推。字扩展通常的方法是将增加的地址线经过一级译码后，再展通常的方法是将增加的地址线经过一级译码后，再去控制各个存储器芯片的片选。例如用去控制各个存储器芯片的片选。例如用4片片8K8位的位的RAM扩展成扩展成
14、32K4位的存储器，则要增加位的存储器，则要增加2位地址线，位地址线，这时需要一个这时需要一个2线线-4线译码器，用译码器的线译码器，用译码器的4个输出分别个输出分别控制控制4片片RAM的片选端，如图的片选端，如图3-7所示。所示。 图3-7RAM的字扩展 （3）当）当RAM的位和字都需要提高时，一的位和字都需要提高时，一般是先进行位扩展，然后再进行字扩展。例般是先进行位扩展，然后再进行字扩展。例如用如用4片片4K4位的位的RAM，扩展成一个，扩展成一个8K8位的位的RAM，如图，如图3-8所示。所示。图3-8RAM的位、字同时扩展4RAM示例（1）MCM6264MCM6264是8K8位的SR
15、AM。该芯片采用20引脚塑料双列直插封装，单电源+5V供电。图3-9给出了它的逻辑结构框图和引脚排列图，表3-1为功能表。由于容量为8K8位=2138位，所以MCM6264有l3根地址线A0A12和8根数据线DQ0DQ7。另外还有4根控制线：写允许，输出允许，片选和。(a)MCM6264的逻辑结构图(b)引脚排列图图3-9MCM6264的逻辑结构框图和引脚排列图表3-1MCM6264的功能表方式周期H L LHHHLHLHLH L无选择无选择输出禁止读写高阻态高阻态高阻态D0D1读写PD41256是256K1位的DRAM芯片。PD41256逻辑结构框图如图3-10所示，它具有独立的数据输入、输
16、出线，9根地址线，18位地址分两次输入。芯片内部设有行、列两个地址锁存器，分别用于锁存行、列地址。行、列地址先后由行地址选通RAS和列地址选通CAS信号控制，送入各自的锁存器。此外，PD41256没有单独的片选控制信号，片选工作由RAS提供。芯片内部还设有时钟发生器，用于产生内部时钟信号，这些时钟信号控制芯片的读、写和刷新等操作。时钟发生器受RAS和CAS制约。（2）PD41256(a)PD41256的逻辑结构图(b)引脚排列图图3-10PD41256的逻辑结构框图和引脚排列图322只读存储器（ROM）只读存储器用于存储不可随时更改的固定数据。数据经一定方法写入（存入）存储器后，就只能读出数据
17、不能随时写入新数据。数据可长期保存。只读存储器中又有固定ROM、可编程ROM（ProgrammableRead-OnlyMemory，简称PROM）和可擦除可编程ROM（ErasableProgrammableRead-OnlyMemory，简称EPROM）等。ROM靠电路物理结构存储数据，靠电路物理结构存储数据，故断电后数据仍能保存，不会丢失。故断电后数据仍能保存，不会丢失。1固定只读存储器固定只读存储器固定ROM又称为掩模ROM，这种ROM在制造时，生产厂家利用掩膜技术把数据写入存储器，一旦ROM制成，其存储的数据也就固定不变了。ROM主要由三部分组成：存储矩阵、地址译码器和输出缓冲器。图
18、3-11为一个44位的MOSROM电路。ROM中存储的数据列成数据表见表3-2。图3-1144位的MOSROM电路表表3-2 ROM 存储的数据存储的数据地址数据A1A0 D3D2 D1D000011011 1010010000010110 2可编程只读存储器可编程只读存储器可编程ROM又可以分为：一次可编程PROM(ProgrammableRead-OnlyMemory的缩写)和可擦除可编程ROM。可擦除可编程ROM中的数据可以擦除重写，擦除方式有两种，一种是用紫外线照射擦除，一种是用电擦除。紫外线照射擦除的ROM称为EPROM，电擦除的有E2PROM和快闪存储器两种。（1）PROM设计人员
19、在研发数字电路新产品时，往往希望能尽快按自己的设计方案形成ROM。这样，就产生了PROM，以满足这种需求。PROM也是由存储矩阵、地址译码器和输出电路这三部分组成。与ROM不同的是，在PROM存储矩阵的行、列交汇处都制作了存储单元，即在出厂时每个存储单元都存入了数据1。用户可以根据自己的设计方案对电路进行写0修改编程。图3-12是一个168位PROM的结构原理图，存储矩阵中的存储单元是由一只三极管和串联在发射极的快速熔丝组成。熔丝用很细的低熔点合金丝或者多晶硅导线制成。在写入数据时只要设法将需要存入0的存储单元中的熔丝烧断就行了。数码写入要通过专用或通用编程器来实现。由于熔丝烧断后不能恢复，因
20、此，PROM只能改写一次。图3-12168位PROM的结构原理图(2) EPROMEPROM是用电的方法写入数据和用紫外线照射擦除数据的。目前采用叠栅注入MOS管（Stacked-gateavalancheInjectionMOS，简称SIMOS管）制作EPROM的存储单元，它的结构示意图和符号如图3-13所示。它是一个N沟道增强型的MOS管，有两个重叠的栅极控制栅Gc和浮置栅Gf。控制栅GC用于控制读出和写入，浮置栅Gf用于长期保存注入的电荷。图3-13SIMOS管的结构示意图和符号在写入数据前，浮置栅是不带电的，在漏-源之间加上较高的电压（+20+25V），使漏极和衬底之间的PN结发生雪崩
21、击穿，产生大量的高能电子。这些电子穿过SiO2层堆积在浮置栅上，形成注入电荷，从而使浮栅带有负电荷，相当于写入了1，未注入电荷的相当于存入了0。断电后，由于注入到浮置栅上的电荷没有放电通路，故可以长久保存（+125下，70%电荷可保存10年）。（3）E2 PROM虽然用紫外线使EPROM具备了可擦除重写的功能，但擦除操作复杂，擦除速度很慢。为了克服这些缺点，又研制了可以用电信号擦除的可编程ROM，这就是通常所说的E2PROM。在E2PROM也是采用浮栅技术生产的可编程存储器，构成其存储单元的MOS管（Floating-gateTunnelOxide，简称Flotox管）的结构及符号如图3-14
22、所示。图3-14Flotox管的结构和符号（4）快闪存储器（FlashMemory）快闪存储器既吸收了EPROM结构简单、编程可靠的优点，又保留了E2PROM用隧道效应擦除的快捷特性，而且集成度可以做得很高。快闪存储器存储单元的MOS管结构与SIMOS管类似，主要区别在于浮栅到P型衬底间的氧化绝缘层比SIMOS管的更薄。这样，可以通过在源极上加一正电压，使浮栅放电，擦除写入的数据。一般整片擦除只需要几秒钟，不像EPROM那样需要照射15到20分钟。3ROM的应用图3-15给出了一个用ROM实现的十进制数码显示电路。图中8421BCD码接至ROM的地址输入线A0A3，ROM的七根数据线D1D7依
23、次接到七段数码显示器的ag端。这样，地址单元0000的内容对应七段数码0，1001的内容对应七段数码9，从而实现十进制数码显示。（a）电路原理图（b）ROM的内容图3-15用ROM显示十进制数码电路33 可编程逻辑器件可编程逻辑器件331可编程逻辑器件概述1可编程逻辑器件的发展在数字系统中大量使用数字逻辑器件，除了按集成度分为小、中、大规模及超大规模器件外，还可从逻辑功能特点上将数字集成电路分为通用型和专用型两大类。前面介绍的中、小规模数字集成电路都属于通用型，这些器件具有很强的通用性，它们的逻辑功能比较简单，而且固定不变。从理论上讲可以用这些通用型数字集成电路组成任何复杂的数字系统，但是需要
24、大量的芯片及芯片连线，且功耗大，体积大并且可靠性差。专用型数字集成电路ASIC（ApplicationSpecificIntegratedCircuit）是为某种专门用途而设计的集成电路。它不仅能减小电路体积、重量和功耗，而且使电路的可靠性大幅提高。但是，在用量不大的情况下，设计和制造的成本很高，并且设计、制造和修订的周期均较长。可编程逻辑器件从编程技术上分为一次性编程和可多次编程。一次性编程在编程后不能修改，采用熔丝工艺制造，一次性编程器件不适合在数字系统的研制、开发和实验阶段使用；而多次编程器件大多采用场效应管作为开关元件，并采用EPROM、E2PROM、FLASH和SRAM制造工艺生成编
25、程元件，实现器件的多次编程。2可编程逻辑器件的分类可编程逻辑器件从最初的“与阵列”全部预定制PROM到现在复杂的PLD（CPLD、FPGA）器件，大体可分成四个阶段，即第一阶段：PROM；第二阶段：PAL（ProgrammableArrayLogic）；第三阶段：GAL（GenericArrayLogic）、EPLD；第四阶段：CPLD（ComplexProgrammableLogicDevice）、FPGA（FieldProgrammableGateArray）。 332 PLD的电路表示法的电路表示法1连接方式连接方式PLD最基本的结构形式就是与或逻辑阵列。图最基本的结构形式就是与或逻辑阵
26、列。图3-16（a）是一个基本的）是一个基本的PLD结构图，从图中可以看出，结构图，从图中可以看出，门阵列交叉点上的连接方式共有三种情况：门阵列交叉点上的连接方式共有三种情况：（1）硬线连接：就是固定连接，不可以编程改变。）硬线连接：就是固定连接，不可以编程改变。（2）编程接通：由用户编程来实现连接。）编程接通：由用户编程来实现连接。（3）编程断开：用户编程实现断开状态。）编程断开：用户编程实现断开状态。（a）PLD逻辑结构图（b）PLD连接方式图3-16PLD典型的与或阵列逻辑结构图与连接方式(a)互补输入缓冲器(b)三态输出缓冲器(c)与门符号(d)或门符号图3-17门电路的PLD图形符号
27、2基本门电路的PLD表示法门电路的PLD符号如图3-17所示。图3-18（a）中与门G1对应的所有输入项被编程接通，输出项恒等于0，这种状态为与门编程的默认状态，也可以用图3-18（b）的形式来等效。（a）与门阵列（b）图(a)的等效表示图3-18PLD表示的与门阵列3PROM的PLD表示法前面提到的PROM实质上是可编程逻辑器件，其内部结构是由一个固定连接的与门阵列和一个可编程的或门阵列组成。它可以实现任何“与-或”形式表示的组合逻辑。它采用熔丝工艺编程，只能写一次，不能重复擦写。如4位输入地址码的PROM可用图3-19（a）所示的PLD表示法描述。若将图3-19（a）中PROM的输入项推广
28、到m个，则实现地址译码的与门数为个，输入项数提高，与门阵列增大。而与门阵列增大，则开关时间变长，速度减慢。因此，一般只有小规模的PROM才作为可编程逻辑器件使用，密度高达2百万位/片的大规模PROM，一般只作为存储器用。例331试用PROM实现下列一组逻辑函数，列出PROM的内容表，画出阵列图。解将式（3-1）化为最小项之和的形式得到根据逻辑函数可列出真值表如表3-3所示，将A、B、C、D四个输入变量分别接至PROM的地址输入端A3、A2，A1、A0，PROM的数据端D3、D2、D1、D0分别作为逻辑函数Y3、Y2、Y1、Y0的输出，则PROM的内容表就是表3-3。该存储器的容量为164位，根
29、据内容表可画出PROM的阵列图，如图3-19(b)所示。00000001001000110100010101100111000100001001010000010010000101001000100110101011110011011110111101000000001010000100001001000000表3-3例322的真值表图3-19PROM的PLD表示法333 可编程阵列逻辑器件可编程阵列逻辑器件PAL简介简介PAL电路由三部分组成：可编程的与逻辑阵列；固定的或逻辑阵列；输出电路。通过对与阵列的编程可以实现各种组合逻辑功能，使用输出电路中的触发器及反馈线可以实现各种时序逻辑功能。P
30、AL的基本电路结构如图3-20（a）所示。未编程前，空白PAL的与逻辑阵列中所有交叉点处都有熔丝接通。为实现某电路的编程过程将无用的熔丝烧断，将有用的熔丝保留。编程后的PAL电路结构如图3-20（b）所示。实现的函数为图3-20PAL基本电路结构PAL16L8是一种典型的PAL器件，图3-21给出了它的逻辑电路图。电路内部包括8个与-或阵列和8个三态反相输出缓冲器。每个与-或阵列由32输入端的与门和7输入端的或门组成。引脚l9以及引脚11作为输入端，用户可以根据自己的需要将引脚1318用作输出端，或者是输入端。例如，当引脚14的三态反相输出缓冲器的输出呈高阻态时，引脚14可以用作输入端，否则，
31、它将用作输出端，并且低电平有效。引脚12和19只能用作输出端。引脚10为接地端，20为电源端。图3-21PAL16L8的逻辑电路图334 可编程通用阵列逻辑器件可编程通用阵列逻辑器件GAL通用阵列逻辑器件通用阵列逻辑器件GAL直接继承了直接继承了PAL器件器件的与的与-或阵列结构，利用灵活的输出逻辑宏单元或阵列结构，利用灵活的输出逻辑宏单元OLMC(Output Logic Macro Cell的缩写的缩写)结构来结构来增强输出功能。同时采用电子标签和宏单元结构增强输出功能。同时采用电子标签和宏单元结构字等新结构和基于浮栅字等新结构和基于浮栅MOS管电可擦除的管电可擦除的E2CMOS新技术，使
32、新技术，使GAL器件具有可擦除、可重器件具有可擦除、可重新编程以及重新配置结构等功能。用新编程以及重新配置结构等功能。用GAL器件设器件设计逻辑系统，不仅灵活性大，而且能对计逻辑系统，不仅灵活性大，而且能对PAL器件器件进行仿真，并能完全兼容。进行仿真，并能完全兼容。GAL器件也需要通用器件也需要通用或专用编程器进行编程。或专用编程器进行编程。1GAL的基本结构的基本结构根据根据GAL器件的门阵列结构，可以把现有的器件的门阵列结构，可以把现有的GAL器件分为两大类：器件分为两大类：一类与一类与PAL器件中的结构基本相似，即与门阵列器件中的结构基本相似，即与门阵列可编程，或门阵列固定连接，这类器
33、件有可编程，或门阵列固定连接，这类器件有GALl6V8，ispGALl6Z8和和GAL20V8等，它们具有基本相同的电等，它们具有基本相同的电路结构；路结构；另一类另一类GAL器件的与门阵列和或门阵列都可编程，器件的与门阵列和或门阵列都可编程，GAL39V18就属于这类器件。就属于这类器件。下面以GAL16V8为例，图3-22为GALl6V8的引脚图，图3-23为GALl6V8的逻辑结构图。GAL电路结构由5部分组成：8个输入缓冲器(引脚29作固定输入)；8个三态输出缓冲器(引脚1219作为输出缓冲器的输出)；8个输出逻辑宏单元(OLMCl219，或门阵列包含在其中)；1个6432位的可编程与
34、门阵列；8个输出反馈/输入缓冲器(中间一列8个缓冲器)。图3-22GAL16V8的引脚图图3-23GAL16V8的逻辑结构图2.输出逻辑宏单元（输出逻辑宏单元（OLMC）（1）OLMC的结构的结构OLMC主要由主要由4部分组成部分组成或阵列：是或阵列：是8输入或阵列，构成了输入或阵列，构成了GAL的或门阵列；的或门阵列；异或门：异或门用于控制输出信号的极性。异或门：异或门用于控制输出信号的极性。正边沿触发的正边沿触发的D触发器：锁存或门的输出状态，使触发器：锁存或门的输出状态，使GAL适用于时序逻辑电路；适用于时序逻辑电路；4个数据多路开关(数据选择器MUX）：用结构控制字中控制位AC0和AC
35、l(n)来控制OLMC的输入、输出、反馈、输出三态缓冲器的选通信号。（2）GAL中结构控制字图3-24GAL结构控制字GAL16V8的各种配置是由结构控制字来控制的。结构控制字如图3-24所示。图3-24GAL结构控制字表3-3给出了五种OLMC配置情况，可以看出，在结构控制字同步位SYN、结构控制位AC0和ACl(n)的控制下，可将OLMC设置成五种不同的功能组合。表3-3五种OLMC的功能组合功能SYNAC0AC1(n)XOR(n)输出极性备注专用输入1011和11脚为数据输入，三态门禁止专用组合输出1000低电平有效1和11脚为数据输入，所有输出是组合的，三态门选通1高电平有效反馈组合输
36、出1110低电平有效1和11脚为数据输入，所有输出是组合的，三态门由第一乘积项选通1高电平有效时序电路中的组合输出0110低电平有效1脚接CLK，11脚接，这个宏单元输出是组合的，但其余宏单元至少有一个输出是寄存器模式1高电平有效寄存器输出0100低电平有效1脚接CLK，11脚接 335 复杂的可编程逻辑器件复杂的可编程逻辑器件CPLD1CPLD的结构和简单的PLD相比，CPLD允许有更多的输入信号，更多的乘积项和更多的宏单元，CPLD器件内部含有多个逻辑单元块，每个逻辑块就相当于一个GAL器件。这些逻辑块之间可以使用可编程内部连线实现相互连接。图3-25给出了通用的CPLD器件的结构框图。图
37、3-25通用的CPLD器件的结构框图下面以LATTICE公司生产的在系统可编程大规模集成逻辑器件ispLSI1016为例，介绍CPLD的电路结构及其工作原理。这种器件的最大特点是“在系统可编程(ISP，InSystemProgrammability)”特性。图3-26为ispLSI1016的引脚图，它有44个引脚，即32个I/O引脚、4个输入引脚(IN0IN3)、3个时钟输入引脚(Y0Y2)、1个专用编程控制引脚()、2个电源和2个接地引脚(GND、VCC)。图3-26ispLSIl0l6引脚图ispLSI1016的结构如图3-27所示。它由16个相同的通用逻辑块GLB(GenericLogi
38、cBlock)(A0A7、B0B7)、32个相同的输入输出单元(IO0IO31)、可编程的集总布线区GRP(GlobalRoutingPool)、时钟分配网络以及在系统编程控制电路等部分组成(图中未画出编程控制电路)。在GRP的左边和右边各形成一个宏模块。每个宏模块包括：8个GLB、16个IO单元、两个专用输入引脚(SDI/IIN0，SDO/INl或MODEIN2，IN3)，一个输出布线区ORP以及16位的输入总线。图3-27ispLSI1016的结构框图（1）集总布线区GRP位于两个宏模块的中央，它由众多的可编程E2CMOS构成，内部逻辑的连接都是通过这一区域完成的。它接收输入总线送来的输入
39、信号和各GLB的输出信号，同时向每个宏模块输出信号。因此，任何一个GLB的输出信号和任何一个通过I/O单元的输入信号都能送到任何一个GLB的输入端。这种结构使得信号的传输延迟时间是可预知的，有利于获得高性能的数字系统。（2）通用逻辑块是ispLSI芯片内部的基本逻辑单元，是最关键的部件，系统的逻辑功能主要由它来实现。通用逻辑块(GLB)由与阵列、乘积项共享阵列、输出逻辑宏单元OLMC和功能控制四部分组成。它可实现类似GAL的功能。（3）IO单元是CPLD外部封装引脚和内部逻辑间的接口。每个IO单元对应一个封装引脚，通过对IO单元中可编程单元的编程，可将引脚定义为输入、输出和双向功能。（4）输出
40、布线区(ORP)的的作用是把GLB的输出信号接到IO单元。八个通用逻辑块及16个IO单元共用一个输出布线区，能够把每个GLB的输出送到本宏模块内任意一个IO单元。这些工作是由开发软件的布线程序自动完成的。2CPLD的编程通过上面的介绍可以看出，CPLD的各种逻辑功能的实现，都是由其内部的可编程单元控制的。这些单元均为E2CMOS结构，它们按照一定的规则排列成阵列形式。编程过程就是将编程数据写入E2CMOS单元阵列的过程。下面以ispLSI器件为例进行说明。每个ispLSI器件有一个预先规定的E2CMOS单元阵列。此阵列的行数是n，每行的数据位数是m。两者的乘积mn就是要编程的总位数。 型号is
41、pLSIl016ispLSIl032ispLSI2032ispLSI3256行数96108102180每行数据位数m16032080676编程总位数15360345608160121680表3-4ispLSI器件E2CMOS单元阵列的数据（1）ispLSI1000及2000系列器件的编程接口在系统编程时，ispLSI1000及2000系列器件所使用的接口电路如图3-29所示。其中，是编程使能信号，MODE是模式控制信号，SCLK是串行时钟输入信号，SDI是串行数据和命令输入端，SDO是串行数据输出端。图3-29ispLSI器件的编程接口MODE、SCLK、SDI端均为高阻状态，在印制电路板上的
42、ispLSI器件正常工作，称之为正常工作模式。在正常工作模式下，MODE，SCLK、SDI变成专用输入引脚，有正常输入信号的功能。各种控制信号和编程数据经过编程电缆直接送到印制板上ispLSI器件的MODE、SCLK，SDI端，从而控制器件内部的一个“编程状态机”完成编程工作。编程数据可以从SDO端移出并回送到计算机以便进行校验，这种工作方式称之为编程模式。在编程模式下，所有IO引脚以及编程时不用的输入引脚均处于高阻态。另外，除了对单个ISP器件能够进行在系统编程外，还可以将印制电路板上多个ISP器件以串行的方式连接起来，一次完成多个器件的编程。这种连接方式称之为菊花链连接。其电路连接举例如图
43、3-30所示。图3-30多个ispLSI器件的菊花链连接（2）ispLSI3000及3000以上系列器件的编程接口自3000系列开始，LATTICE公司生产的在系统可编程器件均增加了边界扫描(BoundaryScan，一种测试技术，用来解决高密度引线器件和高密度电路板上的元件测试问题。具有国际标准IEEE1149.1)测试功能，为此ISP器件专门设计了测试端口。而器件的编程端口设计成与测试端口复用的形式。端口定义与用途如表3-5所示。端口引脚用于边界扫描时的功能用于编程时的功能BSCAN边界扫描使能，高电平有效编程使能，低电平有效TMSMODE测试模式选择编程模式选择TCLKSCLK边界扫描时
44、钟编程时钟TDISDI测试数据输入编程数据输入TDOSDO测试数据输出编程数据输出复位信号表3-5边界扫描测试端口与编程端口复用关系336现场可编程门阵列现场可编程门阵列FPGAFPGA是PLD器件向着更高速度、更高密度、更强功能、更加灵活方向发展的产物。其电路结构形式与以前的PLD完全不同。FPGA技术随着亚微米CMOS集成电路制造技术的成熟和发展，器件集成度不断增大，器件价格不断下降。使用FPGA器件，用户可现场设计、现场修改、现场验证、现场实现一个数万门级的单片化数字系统。FPGA是一种采用可编程互连方法连接在一起的逻辑单元阵列结构。图3-31是FPGA的基本结构框图。它由大量的三种可编
45、程模块和用于存放编程数据的静态存储器组成。其中，输入/输出模块IOB（I/OBlock）可根据需要配置成输入端或者输出端。可配置逻辑模块CLB（ConfigurableLogicBlock）可被配置（编程）为规模不大的组合电路或者时序电路；可编程互连资源PIR（ProgrammableInterconnectResource）是CLB之间的各种布线，包括金属线、可编程的开关矩阵和可编程连接点。PIR可使CLB灵活地连接成各种应用电路。静态存储器的存储单元由两个CMOS反相器组成的触发器和一个NMOS管开关组成，它有很强的工作可靠性，但断电后数据会消失，因而每次接通电源之后，需要重新给存储器装载
46、编程数据。编程数据通常保存在一片EPROM中，由FPGA内部的时序电路负责为SRAM自动装载这些数据。图3-31FPGA的基本结构框图34综合设计综合设计秒表电路秒表电路341设计内容与要求设计内容与要求1利用ispLSI1016设计一个用来记录短跑运动员成绩的秒表电路。2秒表的计时范围为0.01s59.99s。3具有清零、启动、停止功能。4输入时钟脉冲的频率为100Hz，输出为8421BCD码。342电路组成及工作原理电路组成及工作原理根据设计要求可知，电路需要输出四组8421BCD码。从秒表的计时过程可以看出，电路实际上可以由三个十进制（模10）计数器和一个六进制（模6）计数器串接构成。各
47、控制信号应满足下述关系：每次启动前必须清零，且一旦启动后，再来启动信号电路不受影响；停止信号到来时，秒表停止计时，输出保持停止前的状态，且此时再来停止信号或启动信号，电路状态不变。根据上述分析，可以设计出电路原理图，如图3-32所示。图中，CNT6表示六进制计数器模块（秒表的计时范围0.01s59.99s，CNT6用来显示最高位数据），CNT10表示8421BCD码十进制计数器模块（三个CNT10显示三个低位数据），EN为计数使能，EN_CP为时钟使能。为了满足各种控制信号的控制关系，图中设计了两个由与非门构成的基本RS触发器。图3-32 秒表电路原理图343主要元器件选择主要元器件选择1可编
48、程逻辑器件ispLSI1016图3-32中，CNT10和CNT6只给出了框图，其具体电路采用复杂的可编程逻辑器件ispLSI1016，可以利用硬件描述语言ABEL编程，CNT10和CNT6模块的ABEL语言源程序如下：（1）CNT10（8421BCD码十进制递增计数器）模块程序：moduleCNTl0title09BCDCOUNTERdeclarationsEN,EN_CP,CP,CLRpin；Q3.Q0pinistypereg；COpinistypecom；COUNT=03.Q0；equationsCOUNT.CLK=CP；COUNT.CE=EN_CP；COUNT.RE=!CLR；whenE
49、N(COUNT9)thenCOUNT:=COUNT+l；elsewhen(!EN)thenCOUNT:=COUNT；elseCOUNT:=O；CO=ENQ3Q0；end（2）CNT6（六进制递增计数器）模块程序：moduleCNT6title05BCDCOUNTERdeclarationsEN,EN_CP,CP,CLRpin；Q2.Q0pinistypereg；COpinistypecom；COUNT=Q2.Q0；equationsCOUNT.CLK=CP；COUNT.CE=EN_CP；COUNT.RE=!CLR；when(EN(COUNT5)thenCOUNT:=COUNT+l；elsewh
50、en(!EN)thenCOUNT:=COUNT；elseCOUNT:=O；CO=ENQ2Q0；end2译码驱动器74LS48图3-32中，七段译码器由译码驱动器和LED数码管组成。LED数码管是在译码驱动电路的驱动下工作的，使用时要求配用相应的译码驱动器。译码驱动器选用74LS48，其电源电压为4.745.25V，引脚图如图3-33所示。其功能表见课题一译码显示器中的表1-20。图3-3374LS48引脚图344应用应用Multisim对电路进行仿真实验对电路进行仿真实验编写测试向量对电路进行功能仿真。在Multisim文件中，画出秒表电路。其中CNT10和CNT6用四个十进制计数器74LS1
51、60代替，CP脉冲由数字信号发生器XWG1产生，输出用七段译码器显示。如图3-34所示。图3-34秒表仿真电路1仿真内容（1）秒表的计时范围（2）清零、启动、停止功能2仿真结果(1)从四个七段译码器上可显示出秒表的计时范围为0.01s59.99s,如图3-34所示。(2)清零：接通电路，CLR端首先输入一个低电平脉冲，然后输入高电平（仿真电路中，CLR端接入一个具有一定宽度的脉冲信号源，其波形如图3-35所示）。图3-35脉冲信号源的波形启动与停止：按下启动按钮“start”，秒表电路开始计时，一旦开始计时，再来启动信号电路不受任何影响；按下停止按钮“stop”，秒表停止计时，输出保持停止前的
52、状态，且此时再来停止信号或启动信号，电路状态不变。345电路的组装调试电路的组装调试1.制作秒表电路：将ABEL语言描述的程序输入到可编程逻辑器件开发系统，经过编译生成JEDEC文件（它是按电子器件工程联合协会所制定的标准格式编写的关于器件编程信息的计算机文件，也称熔丝图文件）。ispLSIl0l6在秒表电路中引脚分配也由软件自动完成，其编程结果如表3-7所示。最后，把ispLSIl0l6芯片通过编程线与微机连接，用下载软件ispDCD对ispLSIl016器件进行在系统编程，编程后ispLSIl016就是一块秒表电路，如图3-36所示。引脚号引脚名类型引脚号引脚名类型引脚号引脚名类型5810
53、11151617Q30STARTCLRCPQ13Q12Q11OutputInputInputClockInputOutputOutputOutput18192021223738Q10Q03Q02Q01Q00Q23Q20OutputOutputOutputOutputOutputOutputOutput394041424344Q22Q21Q32Q31STOPCOOutputOutputOutputOutputInputOutput表3-7ispLSIl0l6引脚分配图图3-36ispLSIl0l6在秒表电路中引脚分配图2.焊接安装：按图3-37将各元器件焊接安装(b)秒表电路印刷电路板电路图图3
54、-37 秒表电路的元件安装焊接及印刷电路板图(a)秒表电路的元件安装焊接图3.调试：将ispLSIl016的12和34管脚接5V电源，1和23管脚接地，11管脚接100Hz时钟脉冲源。（1）清零：给ispLSIl016的10管脚加一负脉冲，然后10管脚置高电平。（2）启动：给8管脚加一低电平,测试秒表的计时范围。（3）停止：给43管脚加一低电平，秒表停止计时。此时再来停止信号或启动信号，测试电路状态是否改变。本课题小结本课题小结1半导体存储器是现代数字系统特别是计算机中的重要组成部分，根据存取功能的不同，它可分为只读存储器（ROM）和随机存储器（RAM），两者的存储单元结构不同。2RAM属于大
55、规模时序逻辑电路，具有记忆功能。它存储的数据随电源断电而消失，因此是一种易失性的读写存储器。RAM可分为静态SRAM和动态DRAM两种类型。随机存储器RAM由存储矩阵、地址译码器和读/写控制电路三部分组成。它可以随时读出数据或改写存储的数据，并且读、写数据的速度很快，因此，RAM多用于需要经常更换数据的场合，最典型的应用就是计算机中的内存。3ROM属于大规模组合逻辑电路，它是一种非易失性的存储器，ROM用于存放固定不变的数据，断电后，数据不会丢失，工作时，一般只能根据地址码读出数据。4目前，可编程逻辑器件PLD的使用越来越广泛，用户可以自行设计该类器件的逻辑功能。它们具有集成度高、可靠性高、处
56、理速度快和保密性好等特点。5PAL是早期的PLD器件，采用与-或阵列的基本结构形式，其与阵列是可编程的。一般采用熔丝编程技术实现与阵列的编程，故不能重复编程。6GAL继承了PAL的与-或阵列结构，但增加了输出逻辑宏单元OLMC，因此，比PAL具有更强的功能和灵活性。GAL的编程技术是基于浮栅MOS管电可控除的E2PROM技术，故GAL器件具有可重复编程的特性。7CPLD是在GAL基础上发展起来的复杂可编程逻辑器件。它集成度更高，且具有在系统可编程特性。CPLD编程过程与GAL的最大区别就是不需要用硬件编程器进行编程，而是通过主机的并行口或串行口，用专用设备电缆直接将编程数据下载到CPLD中。8FPGA是基于SRAM的可编程器件，它以功能很强的CLB为基本逻辑单元，可以实现各种复杂的逻辑功能，同时还可以兼作RAM使用。FPGA是日前规模最大、密度最高的可编程器件。下课休息！同学们来学校和回家的路上要注意安全同学们来学校和回家的路上要注意安全
