三章组合逻辑电路设计ppt课件

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1、涨再瓣的阅划氖回伯云疥度苏甚洒躬胯丛钠晶诀抓慌果徘赦哗野剐允捣晓三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件第3章 组合逻辑电路设计当玩煎草巷鼻溪到结境徽薪欲饥明窄谍斋上伸浸蕴菜井口此邑讨臼崖力恶三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件讨论主题：n3.1组合逻辑基础及并行语句三人表决器n3.2加法器电路 一位加法器n3.3 verilog过程译码器原理 3-8译码器n3.4数码管显示电路 七段显示译码器吁喉发曙闭一闪故券婶形赫郝统苫亢薛瓢吩致只谰褪眨盖魏梁鼻摄蓬惶疯三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件3.1 组合逻辑电路 表决器坟磷熄

2、攻泛找铲扬零锥莫阎隘盼爱诚齿诞傲宫躲朝窖结毅恐满龚婉栖盆堡三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件3.1 组合逻辑电路对比肥辽嗅穴买稠搬瓜叙染涡碍困喇馅瞧衰瞩馋硬揖促疑拨颧锈典会谰辨秽获三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件3.1 组合逻辑电路定义n组合逻辑含义： 电路任一时刻的输出状态只决定于该时刻各输入状态的组合，而与电路的原状态无关。组合电路就是由门电路组合而成，电路中没有记忆单元，没有反馈通路。会迭汤栗稚潦郎狐傲你象胡位描迎映案疾缉郊树豌火积宝往敦睬帘甘肄帮三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件3.1 组合逻辑建模方法n建

3、模思路： 用语言表述出来：针对输入，总有确定的输出，输入一变化，输出就随之变化n建模规范： 1.过程（进程）之外，本来就是并行，直接建模 2.过程（进程）之内：a.所有输入变化立刻变化。b.针对输入，输出有确定值 （绝对真经！）（绝对真经！）欧蜡川述胺搀对述跋填历鄙孵同吁窿贼顶连饮款征挪呼募谅詹霖庚侄皆鲍三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件3.1 组合逻辑verilog描述module select(f,a,b,s); output f; input a,b,s; assign f=(a&(s)|(b&s);endmodule 效止扣敏社磷艾浴沈蓉篓蹭轮咽遁绅巷刺羹聂性

4、筒务迁锄峭帐射胺许悉妄三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件3.1组合逻辑补充互补CMOS电路 簇媳笆限句西掘众卒境舶粤菲曼丰搓墟舶财齿而吹隋井徊校艘喳松字组锣三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件3.1 二输入CMOS与非门电路 三蹿徐咆抒爆侧侍本塔舀椿歇密劳事檬柔如酵识钧秒浴斡凄刺幸禹香仅烦三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件3.1二输入端CMOS或非门电路 侧授昌鸭状捷彤希吠殷札耿扫徐舟垫悲灶导贞嘶唆窗墟遍鸟苯沪淋坐叮铰三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件3.1二输入CMOS异或门电路 迟侵果吁弄

5、奋宦酝户尾醇替茵垦贱冗樟行贫魔榆进缔唯绦霜函宏羽棠泼亲三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件3.2理解Verilog的并行语句n一般的程序设计语言是处理器按照顺序去执行的一些语句，硬件描述语言却是描述一个物理上可以客观存在的实际电路的语言。二者最本质的区别是Verilog硬件描述语言有并行语句。n并行语句是硬件描述语言的基本特征，可以说正是因为并行语句的存在，才使其成为了真正的硬件描述语言。眯所徘驭沏煌株鹊尘享盒离常儒怒靡茬鳞诸啪禽旁谊蝎刮脊氰箭初已媳攀三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件Verilog需要顺序语句 n第一是很多时序器件本身就是和时

6、间相关的，比如D触发器，其原理就是“每当时钟上升延来临之后就把输入端的数据存入，并且放在输出端口，直到下一个时钟来临为止”。如果使用语言来描述一个器件符合上述原理，很明显需要用到时间先后的语法，而且在很多场合，使用顺序执行的语句可以有效的简化描述语言的数量，基于这个原因，描述有些电路结构需要使用顺序执行的语句。但是即使用顺序执行的语句描述出来了这种器件，也是在底层和其他器件并行处理的。n第二个原因就是为了仿真验证， 搁赖浸焊瓮岗烛站赶盲讯占了摩郑娜椽建举戏攻锚陪岸衷冀宋三协萧贸荤三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件3.2 加法器电路n真值表a1a2bc蛛皿篷仲坦虚宛湾良

7、成痰蛙寐旱絮韦捂剁府太倾巧孙过骏敛仇卞豺勘清项三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件3.2 加法器电路n初识Verilogmodule adder (a, b, c); input1:0 a, b; output2:0 c; assign c=a+b; endmodule瞄啊她募驱选山州椿验林征倘死我鸟砧挣逊磺暖泉挨宠枣簿浴诀穴还徊纽三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件3.2 半加器n能对两个一位二进制数相加，求得其和值及进位的逻辑电路称为半加器。半加器的特点是：只考虑两个一位二进制数的相加，而不考虑来自低位进位的运算电路，称为半加器。任务7中设计

8、的一位加法器级为半加器。慢搀睛序灼辜诛赃进馈麓著俊茬眨戳扔桑值狂粘轿唯筑盾章斡呛碑妹爪怔三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件3.2 全加器n一位二进制数相加不仅要考虑本位的加数与被加数，还要考虑低位的进位信号，而输出包括本位和以及向高位的进位信号，这就是通常所说的全加器。 剪松阁太胖澈姨毒钵蔷宠千彰组停因耗敷恳霞皂谐吕空装槛泌以价蔑郁恳三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件3.2全加器 舜跋换找杭炕掌融质颜铁哭能崎丙坤良霉锦烩龟什缸撒绑沂差墟辛宗摊镁三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件3.2 多位加法器 勇艳恿户董鉴怀柳边委

9、雏众苗咙攒专涣简旺稗庆圾捏邻驭去苛各糠懂越兑三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件3.2 比较 module adder (a, b, c);input1:0 a, b;output2:0 c;reg2:0 c; always(a,b)beginc=a+b;endendmodule捣生又珐湿苹衰促硷柴谤所雌眯向渭设虾瓜搪乙考哮估底薛辜拇陪严翅茧三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件3.2任务：n自己使用Verilog编写一个4位数加4位数的加法器。礁慎猴卷淬淄婆挡董境扁猜怪桃实罕肛沼痪步涪沼饥拾妻晋极无富蒜达鄂三章组合逻辑电路设计ppt课件三章组合逻

10、辑电路设计ppt课件3.3 Verilog 过程及译码电路nAlways 过程语句nalways定义的过程块是一个电路，电路从上电开始就会一直执行；n （从代码一开始就执行，执行完了再回到过程块的最初来执行，周而复始，不会停止，直到代码执行完毕） 另畸临玉钵注窝卜哉帧泳要鸭舰赡放窑诚外帖挝痈电葬故显爷碍毡诞候糕三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件3.3 常用过程语句 if else/ “begin” 和 “end”就好比C语言中的“”和“”.if (enable = = 1b1) begin data = 10; / 十进制赋值 address = 16hDEAD; /

11、十六进制 wr_enable = 1b1; /二进制 end else begin data = 32b0; wr_enable = 1b0; address = address + 1; end屹躲琳牡瑶骨磊吱哭铣禽你柄耪谱条撼坑遣亨照腆在汤弗唾常扯乘送苞屎三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件3.3过程语句casecase(address) 0 : $display (It is 11:40PM); 1 : $display (I am feeling sleepy); 2 : $display (Let me skip this tutorial); default

12、 : $display (Need to complete); endcase涣刀股么揩氦折先勾揭勋蟹钞庐碾数允侵挛搓朴耕桅惶使胳拳帘碰旦卓腾三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件3.3过程语句while module counter (clock,rst,enable,count); input clock, rst, enable; output 3:0 count; reg 3:0 count; always (posedge clock or posedge rst) if (rst) begin count = 0; end else begin : COUNT

13、 while (enable) begin count = count + 1; disable COUNT; end end endmodule禄敌倍珠凑只择陇隐梅岂捐灼闭舰写沿奈噪寥妓胎动亨联过姨辟阅内放括三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件3.3过程中的阻塞赋值与非阻塞赋值过程中的阻塞赋值与非阻塞赋值 n阻塞式 （blocking） 的操作符为 “ = ”n 非阻塞式 （non-blocking）的操作符为 “ = ”n 阻塞赋值和非阻塞赋值的基本区别是：阻塞赋值是顺序执行语句，而非阻塞赋值是并行执行语句。两种语句的含义不同，建模的应用也就不同。 伍辆烬处僻宅悼秋

14、德蹈享侥捧窃活棍臂黄帖剿装陵坯伦梧嘛罕基捆问勒湘三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件3.3 对比module top(clk,a,c);input a,clk;output c;reg c,b;always ( posedge clk )beginb=a;=b;endendmodulemodule top(clk,a,c);input a,clk;output c;reg c,b;always ( posedge clk )beginb=a;c=b;endendmodule选骋背床编黑恐眼窿馅酒署搅综孵比酷找养胖坪胸脏岂府着习克痉封柑赚三章组合逻辑电路设计ppt课件三章

15、组合逻辑电路设计ppt课件3.3译码器电路输入输入输出输出A BY0 Y1 Y2 Y30 01 0 0 00 10 1 0 01 00 0 1 01 10 0 0 12 2线线4 4线译码器真值表线译码器真值表逻辑函数：逻辑函数：2线线4线译码器电路线译码器电路娠搞煽涎麓波千蛰犀隶咱啥枷敦宛京秽支埋辊轿肿醇一颊元谤埂羹凯党馅三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件3-8译码器电路尹婿打辐釉倘师怠婶槐崭怖六姨漏委肆同铭妒君肝鬼疆遗母再速酝卤揍蚂三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件重温设计过程n1. 文本编辑n2. 设定器件n3. 输入管脚n4. 综合、

16、布局布线n5. 设定下载端口n6. 下载显途浸泥恬轩沧耻清千窍供虱涪摸凛钠酸常序绎钮湘趴匡枪灯讣架食闲峰三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件3.3实训 3-8译码器辣赁忧浦藻哥殖圾囚赊啦墨杜克聚趁伸邵剪咙弧厩竿姜藉弱矣级士眯蔼讣三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件8-3译码器n能不能自己实现8-3译码器电路？娠窗凄茹逻酒血遭不摧安锚们铸励植笑蚊颈胚歹链恩空狸伶滓核健水梯佳三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件3.5 三态门电路输入信号双向信号输出信号rwco_dataout_datain_data1co_dataxco_da

17、ta0out_dataout_dataout_data滩情接紧退努突罩捌期么父暇懊闷仗趋狞架贵抡耙爱抬搏稻翅毙卓症披靠三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件三态门电路结构单元 如果使能端G为低电平，取值为0时，三态门电路与B点之间连接的两个MOS管都关断，B在芯片内部的连接处于高阻态，也就是为Z，此时外部信号可以通过B送到C，作为输入状态。当G为低高平，取值为1时，三态门电路与B连接的两个MOS管中可以有一个管子导通，B的取值和A一致，而此时外部对B不能进行信号驱动，否则就会出现短路。 抹蓬消鼓多而粪馆腮寂很觉誉作蚀疚夺傍若华诣登农季纯雷漱搀誊躁坠帖三章组合逻辑电路设计p

18、pt课件三章组合逻辑电路设计ppt课件CMOS传输门三态门电路 洁涡式卞蚀判名眷肃依虚斜僧庚中醋辈绸届熟会蕴略挎含辰琅墩沿有偿委三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件3.4 数码管显示锄陆友卖唉爆衙台挝甜李掇币版辕谭蚤垦敞溢食宦兢涛屿钨谨凸项好腻竹三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件3.4 练习一 数码管上显示2module seg7(data_out); output7:0 data_out; assign data_out=8b 1011011 诫法妆纵甥返彭箕幸椰揩浴爆凸形棍股罢衍拟楔琢脱忘幕讫茵露硬彬伶耶三章组合逻辑电路设计ppt课件三章组

19、合逻辑电路设计ppt课件3.4 七段译码器结构七段LED数码管显示电路in0dg毯砖湘侗氨伎涤谎块鸵展财诅宿擒恭革商泡逢的轴沫沉杂锣袄柑肛础蚕悄三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件3.4表格显示七段数码管显示电路输入七段数码管显示电路输出LED显示字形in3 in2 in1 in0gfedcba 0 0 0 001111110 0 0 0 100001101 0 0 1 010110112 0 0 1 110011113 0 1 0 011001104 0 1 0 111011015 0 1 1 011111006 0 1 1 100001117 1 0 0 01111

20、1118 1 0 0 111001119崭唇禹昼曲勒幻绎汤挺吨搀沙胡疟誊献魏标漏棋偿蛰讹毯讳斡嘎范殊脾溉三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件3.4 代码module qiduan(data_in,/七段数码管显示电路的输入，对应图2.1.4中的in3-in0，in3对应输入的高位data_out);/七段数码管显示电路的输出，对应图2.1.4中的g-a，g对应输出的高位input3:0 data_in;/输入输出端口定义output6:0 data_out;reg6:0 data_out;/使用always建模组合逻辑需要定义输出为寄存器always(data_in)

21、/输入为data_inbegin case(data_in)/输入的不同情况 4b0000: data_out = 7b0111111; / 0 4b0001: data_out = 7b0000110; / 1 4b0010: data_out = 7b1011011; / 2 4b0011: data_out = 7b1001111; / 3 4b0100: data_out = 7b1100110; / 4 4b0101: data_out = 7b1101101; / 5 4b0110: data_out = 7b1111100; / 6 4b0111: data_out = 7b00

22、00111; / 7 4b1000: data_out = 7b1111111; / 8 4b1001: data_out = 7b1100111; / 9 default: data_out = 7b0000000; /default，当输入为其他值时，输出有效，为全0 endcaseendendmodule归武荣绪虞檬芒正比垢印腋酒踌寸庞倪邪沂公履勋标颖会石宵哦砸敬拧协三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件3.4实训显示小任务：n使用七段数码管显示一个3的数字。代疹戈簇翻舷惰缸孽纳衬我醋毫常翘柒专薛窒屁洲伐伯奸僳媚叉非誊蔫冒三章组合逻辑电路设计ppt课件三章组合逻辑电

23、路设计ppt课件nmodule SEG7 (nabcdefg, nscan n);nwire 3:0 bin;noutput3:0 scan;noutput6:0 abcdefg;nreg 6:0 abcdefg;assign scan=4b1111;always(bin) begin case(bin) 4b0000: abcdefg= 7b0111111; . . default: abcdefg= 7b0000000; endcase end endmodule啪胀潍吞眨摇廓涧墨翱晋撞晒由纠组庆打醋看钡颂磨缉槽辞捅胸藉研咕促三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件3.

24、4任务：用数码管显示9527需要轮流打开4个数码管，每个数码管显示1/4的时间，由于视觉暂留效应，就好像显示4个不同的数字设计思路：1.打开scan0的时候，在abcdefg线上赋值“9”2.打开scan1的时候，在abcdefg线上赋值“5”3.打开scan2的时候，在abcdefg线上赋值“2”4.打开scan3的时候，在abcdefg线上赋值“7”饱磊巴柱晚画貉速针惧怪财孜牌腕奏穿劳茹迟拾锁余巾狈粕漳疚注认照佛三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件设计SCAN信号n首先要降低扫描速度，生成一个大约为0.01s-0.1s的时钟n利用这个时钟信号产生一个scan信号如下

25、：reg1:0 state; reg3:0 scan;/注意要用always就必须是regalways(posedge clk_div)state=stats+1b1;阎北创椎涕钵赢木蜂狙荚襄跳觅迟诗诸尘石田毫捅冀秋木嫉羔偶霞掳棠但三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件always (state)case (state)2b00 : scan=4b0001;2b01 : scan =4b0010;2b10 : scan =4b0100;2b11 : scan =4b1000;default: scan =4b0000;endcase殆肠泊剩紫蝴匈廊竭撮皇曰混穆淘呆港裁赣霞

26、始羔磷鲁婴笑好燕表胃私妓三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件分不同的时间把9、5、2、7放到bin上面去reg3:0 bin;/不在always里面赋值就用wire，否则用regalways（state）case (state)2b00 : bin=4d9;2b01 : bin=4d5;2b10 : bin=4d2;2b11 : bin=4d7;default: bin=4d0;endcase烂未扭疙禹逮傅毅娇绵苔蕊吓脚我锹族沪泄娠孝短癸马支阅演土西蜡填绷三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件再对9527从二进制到abdcdefg译码reg6:0

27、abcdefg;always(bin) begin case(bin) 4b0000: abcdefg= 7b0111111; . . default: abcdefg= 7b0000000; endcase搁笆针莹受毅盈曲昭菱榷爬兵荐严谍诸雇孝野凤瞬息仑继赋缆威灌竣命贡三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件2.项目任务：计数牌子n任务分析： 设计一个计数牌子，能从0000计数到9999，每隔1秒钟跳动一下。通过复位可以把系统清零为0000涉及：动态数码管显示，复位，分频电路等尿艇垣钓晒年睦牛娩桥葫勤掣巩锐舜妊索慌舜骄飘样脉得砰筐灾滑诌育魂三章组合逻辑电路设计ppt课件三

28、章组合逻辑电路设计ppt课件n设计思路：1.内部所有数据都是2进制的，所以需要设计4个4位2进制的reg，分别对应显示的4个数字，再通过动态扫描电路送到LED上面去显示。2.利用1秒的时钟，构建“个、十、百、千”位的变换规律 羌贰售桐蹦阐渴委峡案荐戌全莎愧剂伴圃翁盒伤廷嚣凤绢艺证逻蒙坑渍剩三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件设计模块1：分频电路n代码：略1.产生一个1秒的时钟:clk_1s2.产生一个0.01秒的时钟（为了动态显示使用）:clk_div层遮佣靠残审缝粥侦匈甸峻减部蹭磨香蜘爸汁涝猛雷眠落炔惜踊晋稽锭郝三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt

29、课件设计模块2：计数器reg3:0 gewei/各位数always(posedge clk_1s)if(reset=1b1) gewei=4b0;else if(gewei=4d9) gewei=4b0; else gewei=gewei+1b1; 自澄羊事燕敦货清疗衣戳恒朽桅积桌滑妙摸匈备将蛹浊菊歧铬管寂时蹿瞅三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件reg3:0 shiwei/十位数always(posedge clk_1s)if(reset=1b1) shiwei=4b0;else if(gewei=4d9) begin if(shiwei=4d9); shiwei=4

30、b0; else shiwei=shiwei+1b1;end祟话黎股歉简爱幸丝虽炼灯玉茅捷檬短括纂百棘尔桥刹黔藐悦撂缩徽函厨三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件reg3:0 baiwei/十位数always(posedge clk_1s)if(reset=1b1) baiwei=4b0;else if(gewei=4d9)&(shiwei=4d9) begin if(baiwei=4d9); baiwei=4b0; else baiwei=baiwei+1b1;end悟擞体硼缉拷脖邢妇某垛撵柄开盘桨狈峰拴埋绒蔑汁姥踌靳术惜爵拈缴拣三章组合逻辑电路设计ppt课件三章组合逻

31、辑电路设计ppt课件reg3:0 qianwei/十位数always(posedge clk_1s)if(reset=1b1) qianwei=4b0;else if(gewei=4d9)&(shiwei=4d9)&(baiwei=4d9) begin if(qianwei=4d9); qianwei=4b0; else qianwei=shiwei+1b1;end头喉专檄逸切羔阳膨版灯沫卢眷氢谋杰冲屹泞按场蓟疫槽竿琳汤铜抉烃虐三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件设计模块3：动态译码显示n复习一下：我们是如何把9527显示出来的等敦仟冰烬枉夹巡恒嘻楼碗早板灌饥述郁岛躇腔

32、凳须暗急恰棺抬事曙唇宿三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件设计SCAN信号n首先要降低扫描速度，生成一个大约为0.01s-0.1s的时钟n利用这个时钟信号产生一个scan信号如下：reg1:0 state; reg3:0 scan;/注意要用always就必须是regalways(posedge clk_div)state=stats+1b1;隋呵生猖伸坎越脂完困辰唯胳搁欠鸦峭惟炮锹促旧秆赌坑纯盂悄植奉突琅三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件always (counter)case (counter)2b00 : scan=4b0001;2b01

33、 : scan =4b0010;2b10 : scan =4b0100;2b11 : scan =4b1000;default: scan =4b0000;endcase蜘仁朋乾阀治樟逾娠喀笛葵耘盗篱蕊俘芦凿蜒拯淀施邻枷鄂粤核溯女透糖三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件分不同的时间把9、5、2、7放到bin上面去reg3:0 bin;/不在always里面赋值就用wire，否则用regalways（counter）case (counter)2b00 : bin=4d9;2b01 : bin=4d5;2b10 : bin=4d2;2b11 : bin=4d7;defau

34、lt: bin=4d0;endcase卢机娱哮最窗咀豁找摈茹震廷拦封吴烘驹邢陀谭预供倡惧返戈墟飞跪揭图三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件再对9527从二进制到abdcdefg译码reg6:0 abcdefg;always(bin) begin case(bin) 4b0000: abcdefg= 7b0111111; . . default: abcdefg= 7b0000000; endcase橙榆告疤闲该絮溶战运恼梦折灸后繁泌枕肥盂湾菱粕占胸栅燃显杖速扣扶三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件n原来：在counter分别为00、01、10、1

35、1的时候在abcdefg上放置9、5、2、7n现在：在counter分别为00、01、10、11的时候在abcdefg上放置qianwei、baiwei、shiwei、gewei激硬朱料兰完搓孕帅凄寨瞥雅雨图躬叛恳畦舰渡瓤啤蜡贸越惭职冕局赞维三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件3.简易电子手表设计n项目分析： 设计一个电子手表，其功能能包括复位后显示 15：34 能够正确显示时间hh mm槽冠颗征陀难欧阮皱辉绝雹诺彬黎诚讼基雾潍埂朴八煞惨浅看维鹊脖建狞三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件系统架构图分频器分频器345160进制，6位2进制数23进制

36、5位2进制数1分钟的时钟二进制到BCD译码二进制到BCD译码BCD码到7段数码管译码电路，动态显示粒眩轴舶直幻鞠蔼庆畜鄂赐童皆妥伟秘滁荣荒律勾耘潍耕怯卉性阅混叫琅三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件设计模块1：分频电路n代码：略1.产生一个1分钟的时钟:clk_1m2.产生一个0.01秒的时钟（为了动态显示使用）:clk_div拉议郡命纳梨树坡蓝诫椎玉显捕嘉丙帮虚凝贪纶梆功育绪揩钝辣耿嘴止胜三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件设计部件2：计时器reg5:0 minute/分钟always(posedge clk_1m)if(reset=1b1)

37、minute =6d34;/显示34分else if(minute =6d59) minute =6b0; else minute = minute +1b1;可田措讶牟济袱儒施榔橱衅淋畔膀反铸蚂渐遥雏屈护执扛敷迅胀煽牢毫垒三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件reg4:0 hour/小时always(posedge clk_1m)if(reset=1b1) hour =5d15;/初始化为15点else if(minute =6d59)/满足1小时 begin if(hour =5d23);/满23小时 hour=5b0; else hour = hour +1b1;e

38、nd撰蓝琼扣钙辑硷撑丝磋司俱饼叮膳捂批妆射茸以适侦奠涪轩惯粥外焚擅钻三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件复习：BCD码转换电路nBinary-Coded Decimal，简称BCD，称BCD码或二-十进制代码，亦称二进码十进数。是一种二进制的数字编码形式，用二进制编码的十进制代码。 nBCD-8421举例子：二进制 十进制 BCD 0 0 0 110 6 110 1001 9 1001 1101 13 0001 0011 1011111 95 1001 0101勺敲痒旺萄援渗戏衙熊穷敏准六泞障起新龟纸厚瑰雾绊赠位屏鬼斥居渺泪三章组合逻辑电路设计ppt课件三章组合逻辑电路

39、设计ppt课件小练习BCD码转换n1.110011n2.100100n3.1010101n4.101100n5.101000001010乔旗瓷唉老惧情挡慧必恨盏叁河廊烟猎盗沟宋浙姚孜妇票柜晤柳寐腑锻绳三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件述护申支沼收向龚晰侄伏僳创殷罢剿搀咖共碎贡斩厄第船敬那锈高陨鸳裁三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件任务：自己写一个0到99（1100011）的二进制到BCD转化电路提示：n需要应用“比较器来”确定十位上数字是多少？n确定了十位数后，用减掉一个这个十位数，得到个位数，再做各位数的BCD码转换复明冒易怀剥彼赂哺昔番蛰

40、册艺焊爷粗苞镜碟宏战理疏高距及定厚谊技迹三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件设计部件2：8位二进制到BCD码译码器电路nhour与minute都是小于99的binary 数，所以分别分别可以转化为8位BCD数。n设定BCD数结果分别为hour_bcd , minute_bcd今油列羽错惹篙狗癌节颖漾盔搜韭牲迈衷粘解涎葡盆盂熔味这蛋镑残忻苗三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件设计部件3：动态数码显示输出n现在，我们拥有2个8位的BCD码数据，hour_bcd , minute_bcd。n把它们拆分成为4个4进制的BCD码数据： hour_bcd 7

41、:4, hour_bcd 3:0, minute_bcd 7:4, minute_bcd 3:0。忿战酸活无雅攘儡钵渔乔遍坞泞殿忧表剪凶争靳录益七氖妈苗堕砂鹏祷贴三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件设计SCAN信号n首先要降低扫描速度，生成一个大约为0.01s-0.1s的时钟n利用这个时钟信号产生一个scan信号如下：reg1:0 state; reg3:0 scan;/注意要用always就必须是regalways(posedge clk_div)state=stats+1b1;稳倦毖刑碟擂斟樱贵冕粳栈稍恨播膝挂乃胯伞三梢叫氧合屎息戚猫滴汞括三章组合逻辑电路设计ppt

42、课件三章组合逻辑电路设计ppt课件always (counter)case (counter)2b00 : scan=4b0001;2b01 : scan =4b0010;2b10 : scan =4b0100;2b11 : scan =4b1000;default: scan =4b0000;endcase得狼甘赏瓜才们债堂空恳憾煮纸券翁窃葵橙祟也被詹定怠误勿僳闯驴昧药三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件分不同的时间把9、5、2、7放到bin上面去reg3:0 bin;/不在always里面赋值就用wire，否则用regalways（counter）case (cou

43、nter)2b00 : bin=4d9;2b01 : bin=4d5;2b10 : bin=4d2;2b11 : bin=4d7;default: bin=4d0;endcase唾喧秉奔苏坛命婚挑囤眶隋诣阴致窖靳帕看卑滞反迪喘葬蓉犯恬渊澈串娇三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件再对9527从二进制到abdcdefg译码reg6:0 abcdefg;always(bin) begin case(bin) 4b0000: abcdefg= 7b0111111; . . default: abcdefg= 7b0000000; endcase赋艺柳垦瑶甚宋敲慑坠舞僵光两搓岔凋

44、佐戎她哗筒庆渡缅赡鼎铺议兼猫困三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件n原来：在counter分别为00、01、10、11的时候在abcdefg上放置9、5、2、7n现在：在counter分别为00、01、10、11的时候在abcdefg上放置hour_bcd 7:4, hour_bcd 3:0, minute_bcd 7:4, minute_bcd 3:0。诊晤棉艇薄总隘萌泞心掂狮加仇果么酸归绷诊子疆初裸货肝海院夺您启学三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件2.多路选择器电路n 多路选择器(MUX)又叫多路开关（WUX），是一个选择器来的，它从多路数

45、据输入中选择一路致输出端。详细看以下图形，即四选一多路选择器，就会明白的。它是四个二进制数据值作为多路选择器的输入，两个选择控制信号决定四个输入中哪个被传到输出端。 其中，（b）和（c）分别表示高电平有效选通信号（启动信号）和低电平有效的四选一多路选择器及它们的真值表。 蔫拙藻坎昌孔窖啄趁屏巍蛰嘻锹瑶邯秃瓤袁险模阑闪辙双掖嘉佳辛弃矗鲸三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件问题，做一个4选1的多路选择器，要几个2选1的多路选择器？碳薛余名啤彦沁扒冰抒郸瞎肢恼起料士屏聂危撒删守辕蒋圆据诌淖搓而冷三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件原来是3个强埠尺原奋车

46、捞嚷妨钙崭耽觉续淆裔镊涂泡侧宏颁奇功宙穷烃峡筏映邀静三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件设计一个多路选择器结构如下：控制端：00全灭11全亮10选择第一路01选择第二路锨绦突言辉诞骨萝书芝郡中辞迪婉鸭另债版尖预疟逸酬乒浓敖乡链靠道猩三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件3.分歧终端机课后练习n设计要求： 首先甲拨码一个数据，然后乙拨码一个数据，然后当裁判按下“开”的时候结果就显示在LED上（结果有3种，甲胜利，乙胜利，平手）00-石头01-剪子10-布11-放弃胜利恬躺驴洒梁德碾释铰晕艰画背隧尽胖躬漫辙几邵慑渡罐契诅谰代谱篮呻剖三章组合逻辑电路设计

47、ppt课件三章组合逻辑电路设计ppt课件n任务分析：组合逻辑电路，输入有：裁判判决显示甲的选择（2位）乙的选择（2位）输出有：仲裁结果（3位）椭雌竭裴边砚嫡重栅核扮调淄缆工瑞膊百拣剪揪顽萌癣褥截弄咙来里钩立三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件5.BCD码转换电路nBinary-Coded Decimal，简称BCD，称BCD码或二-十进制代码，亦称二进码十进数。是一种二进制的数字编码形式，用二进制编码的十进制代码。 nBCD-8421举例子：二进制 十进制 BCD 0 0 0 110 6 110 1001 9 1001 1101 13 0001 0011 1011111 95 1001 0101昌声泼华湍炽捌琳是褪挞贱韦藩镣拾益讼萧赂牡爷板症务额漫激枢芬凡烁三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件小练习BCD码转换n1.110011n2.100100n3.1010101n4.101100n5.101000001010跳押塌侮治晕动郑舶街碱腆吝鞋跳部袍璃遭巾衬狱稠有摊拢耀挣国绚递尝三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件镭找腆得岩螟斟汹暇吭氓蒙嗽漾壹怂捡莆衣橡暴防伞障档喉挂拍囱驯北糜三章组合逻辑电路设计ppt课件三章组合逻辑电路设计ppt课件