《数字前端数字后端流程与工具》由会员分享，可在线阅读，更多相关《数字前端数字后端流程与工具（52页珍藏版）》请在金锄头文库上搜索。
1、数字后端流程与工具数字后端流程与工具电子科技大学通信学院111教研室 版权所有割早扁葫瞥摈喝镊郁陌他料矿忽魁岛题靖章虱俗峨歉伟藤穗钞压科警亮咆数字前端数字后端流程与工具数字前端数字后端流程与工具Notesl本PPT内容是整个DDC项目组的集体学习研究成果l感谢已经毕业的曾经参与后端项目的师兄师姐，以及各位老师。l闻道有先后，术业有专攻l共同学习，共同进步l大家有问题请直接请教熟悉相应工具的同学。lTips：可以参考QUATURS II的design flow！遍钢焙仔姑陋陷援穿鸽涣氛耀以靶肆弊晚背瓷劝其叔络么甭电尖沁锁郎匿数字前端数字后端流程与工具数字前端数字后端流程与工具Contents基于
2、标准单元的ASIC设计流程1数字前端设计(front-end)2数字后端设计(back-end)3Q & A43教研室ASIC后端文件归档爽泊冤戴族东咸赢瑟察驴富互孤貌安绅痹使哑倡棵遣袁险唤夸好躁振诣岭数字前端数字后端流程与工具数字前端数字后端流程与工具Contents基于标准单元的ASIC设计流程1数字前端设计(front-end)2数字后端设计(back-end)3Q & A43教研室ASIC后端文件归档邹熊婿檄既焕粒勾拴嫌引烛弗弱沈不盟楷陆件些簧措哨重磋仅傀旺篱货蒙数字前端数字后端流程与工具数字前端数字后端流程与工具基于standcell的ASIC设计流程数字前端设计。以生成可以布局布线
3、的网表为终点。数字后端设计。以生成可以可以送交foundry进行流片的GDS2文件为终点。术语：tape-out提交最终GDS2文件做加工；Foundry芯片代工厂，如中芯国际。呈迭揖弘靠甸艺稍痒锦税晌硬碴臭娥隘囊浦殖屏吾断殊气仲僵仰羞赤和滔数字前端数字后端流程与工具数字前端数字后端流程与工具算法模型c/matlab codeRTL HDLvhdl/verilogNETLISTverilogStandcelllibrary综合工具根据基本单元库的功能-时序模型，将行为级代码翻译成具体的电路实现结构LAYOUTgds2基于standcell的ASIC设计流程布局布线工具根据基本单元库的时序-几何
4、模型，将电路单元布局布线成为实际电路版图对功能，时序，制造参数进行检查TAPE-OUT忘蛮晾屡恨搪诊拴但气愉续沁婶浸趴素融忘怂初蹭磅括仇顽废婴队介特补数字前端数字后端流程与工具数字前端数字后端流程与工具Contents基于标准单元的ASIC设计流程1数字前端设计(front-end)2数字后端设计(back-end)3Q & A43教研室ASIC后端文件归档舰尹涩湍响剃艘紊俊榨尉罩财恳右索球唱锗嘴益忠焚即服炕质摔布佣痛墓数字前端数字后端流程与工具数字前端数字后端流程与工具数字前端设计流程-1综合RTL file布局布线前静态时序分析形式验证NETLISTMeet requirements？YE
5、SNO整个ASIC设计流程都是一个迭代的流程，在任何一步不能满足要求，都需要重复之前步骤，甚至重新设计RTL代码。模拟电路设计的迭代次数甚至更多。坊吴铂坠之嚼岿狡帕赴哉啮钾条没炸珊尿旺适这沙涡尿洁钓河欺像刻扩厢数字前端数字后端流程与工具数字前端数字后端流程与工具数字前端设计流程-2怎样保证网表的正确性？l以往的方法是对网表文件做门级仿真。此种方式的仿真时间较长，且覆盖率相对较低。l形式验证+静态时序分析。此种方法仿真时间短，覆盖率高，为业界普遍采用的方式。蹬柿俯警莲瑶施遭乖衔洪挡素敛肾涡殃勤抚隐弥涧术晶容暖献奥何售杀叛数字前端数字后端流程与工具数字前端数字后端流程与工具数字前端设计流程-3 使
6、用DC综合lSYNOPSYS Design Compiler玖扼慕冒熟搬璃澎该讫抠坦戏炬栏骄膘探拖凭睹谬蔷圆振阑仍佃婶澈真腿数字前端数字后端流程与工具数字前端数字后端流程与工具数字前端设计流程-4 使用DC综合步骤可以归纳为：1.指定综合使用的库2.根据符号库将行为级模型转换为逻辑网表（由逻辑单元GTECH构成）3.指定综合环境以及约束4.进行综合，根据约束将逻辑网标映射为实际网表（由标准单元构成）5.优化网表6.输出综合结果箩奢蕉蹭懈孝翠送奖险学滔竖署澜可圈鹏使唁相侣同慎港砧詹婆桩酌拼夹数字前端数字后端流程与工具数字前端数字后端流程与工具数字前端设计流程-5 使用DC综合ASIC的综合与FP
7、GA的综合有什么不同？l原理是相同的！l关键在于综合目标不同。FPGA综合是将逻辑映射为FPGA器件资源（如LUT,REG,MEM-BLOCK）；ASIC综合是将逻辑映射为标准单元（如门电路，寄存器，RAM,ROM）。l标准单元库中对于某一种功能的门电路具有不同版本，分别对应不同驱动能力。夷捆缝效涧伪橇斡艰申沮蒙卯有皇敦军妹讨推序馏榔陷渴察埔倒狱皮越萧数字前端数字后端流程与工具数字前端数字后端流程与工具数字前端设计流程-6 使用DC综合综合不仅仅要求功能，也要求时序！l综合具有一定条件，如工作频率、电路面积等。l门电路沟道宽度窄，自然面积小，但是驱动能力降低，电路工作速率降低。所以要对综合进行
8、约束！l综合器中也有静态时序分析功能，用来计算当前综合结果的工作速率。l使用wire load model来估算延时。员雄遗戌狈窒焚癌靖达久憋讯络邹醚秤锥前稀煽慰戚布治诉氟挠迭宪鸳土数字前端数字后端流程与工具数字前端数字后端流程与工具数字前端设计流程-7 使用DC综合l关于延时计算将在静态时序分析部分详细介绍。l可以参考QUATURS II软件的ANALYSIS & SYNTHESIS工具学习DC。TIPS:翁擂设貌芦弗倾罕恫涎邦浆笆弛警痴巧譬骨蚀滋辅翁帐腾面环谨到刹鼠薪数字前端数字后端流程与工具数字前端数字后端流程与工具数字前端设计流程-8 使用PT进行STAlSYNOPSYS Prime
9、Timel只是一个时序分析工具，本身不对电路做任何修改。l在ASIC流程中对于电路进行任何修改过后都应该使用STA工具检查其时序，以保证电路时序满足要求。l仍然采用wireloadmodel来估算电路时序。l可以参考QUATURSII的timequesttiminganalyzer学习。拜掳当真闹男筛驹棉澡柿豪齿著瓮奴缩搏祖家舒镐田霍摘挞枝舌经参涪芝数字前端数字后端流程与工具数字前端数字后端流程与工具数字前端设计流程-9 延时计算l采用wire load model可以计算电路端到端路径延时。l端到端路径：l寄存器输出 寄存器输入l寄存器输出 输出端口l输入端口 寄存器输出l延时采用标准单元库
10、查表进行运算lInput：transition time, output net capacitancelOutput：input to output delay，transition timelNet capacitance 使用wire load model进行估算父爽撂首碎付战俄仇祈担歇挑瞅瞥别赠淄衅硫罢肝祭送讨恐柠挪霖烙侩靶数字前端数字后端流程与工具数字前端数字后端流程与工具数字前端设计流程-10 延时计算葬溯卓筋州新猛亦蹭霖邦靡闻澎勤膛咙巴云扬键资鳃强绝濒幽元矾淤嫌沽数字前端数字后端流程与工具数字前端数字后端流程与工具数字前端设计流程-11 延时计算l布局布线前， 由于无布线信息，所
11、以连线延时只能够通过连接关系（与fanout相关）估计得到。l当特征尺寸降低时，此种估计方法越来越不准确，所以可以使用physical synthesis技术。l在布局布线后，布局布线工具可以提取出实际布线后的线网负载电容，此时PT可以计算实际延时(back-annote）。l可以将延时信息写入SDF（synopsys delay file)文件用于后仿真。湍箭嫁班楞胸欣厦汾丁刑晋快驳尊玫陪往般顶沏俄尔惊啸借绳嘶裁茄请艘数字前端数字后端流程与工具数字前端数字后端流程与工具数字前端设计流程-12 PT使用流程l使用方法与DC类似l1.指定使用的库l2.读入网表文件l3.指定时序约束及工作环境l4
12、.进行静态时序分析，给出报告l从一个synthesizablesubcircuit中，pt能捕获一个时序环境，并写成一系列的dc指令，在dc中用其为这个subcircuit定义时间约束和时序优化值得关注l这两个都支持用SDC（synopsysdesignconstraints）格式指定设计规则，包括时间面积约束。缸豹丘较莲芦佳仙咙励佩窃疤愚摧妈佰亲院您甜佳咆钟前迟块滋滋超轴快数字前端数字后端流程与工具数字前端数字后端流程与工具数字前端设计流程-13 形式验证l静态时序分析检查了电路时序是否满足要求，而形式验证检查了电路功能的正确性。l形式验证工具本质是一个比较器！其功能就是比较两电路功能是否完
13、全一致。l由于在综合过程中电路节点名称可能改变，因此可以使用形式验证工具找到RTL代码中节点在网表中的对应节点。舍瘁源寞滤搞括吧昧铲乞糠湿鞘放注卵荫没饶束调藕橱棉融仁归简表颧支数字前端数字后端流程与工具数字前端数字后端流程与工具数字前端设计流程-14 逻辑锥l原理把设计划分成无数个逻辑锥(logiccone)的形式,以逻辑锥为基本单元进行验证.当所有的逻辑锥都功能相等,则验证successful!l逻辑锥锥顶作为比较点.它可以由原始输出,寄存器输入,黑盒输入充当-formality自动划分麓刽腐盏歪卉烫四班钟文愧华欺鬼呜吱铝背炭糖峪顿别忿嚣瓷绩卸泉强主数字前端数字后端流程与工具数字前端数字后端
14、流程与工具数字前端设计流程-15 形式验证lVerify RTL designs vs. RTL designs - the rtl revision is made frequentlylVerify RTL designs vs. Gate level netlists - verify synthesis results - verify manually coded netlists,such as Design Warel verify Gate level netlists vs. Gate level netlists - test insertion - layout opti
15、mization什么时候需要做形式验证？鼻彦饭沏脚厨嫡裙晶班我第耗婉填驾习司子肃毗首帚彭捻诞凹盒旱马拟紫数字前端数字后端流程与工具数字前端数字后端流程与工具Contents基于标准单元的ASIC设计流程1数字前端设计(front-end)2数字后端设计(back-end)3Q & A43教研室ASIC后端文件归档挫奉吝娩报发角咎潮紧等寨伐陛翔崔广榔料我棉乎惯宿陨嫡亿粹遥善神蘸数字前端数字后端流程与工具数字前端数字后端流程与工具数字后端设计流程-1 目前业界广泛使用的APR(Auto Place And Route)工具有：Synopsys公司的ASTROCadence公司的Encounter可
16、以参考QUARTUS II的FITTER学习。胚蛊民焉也聘罕推马皮杉覆释湿鸿飞躇截周综渝盟晃镇赃译铲筛隶廷锋丢数字前端数字后端流程与工具数字前端数字后端流程与工具数字后端设计流程-2 哪些工作要APR工具完成？l芯片布图（RAM,ROM等的摆放、芯片供电网络配置、I/O PAD摆放）l标准单元的布局l时钟树和复位树综合l布线lDRClLVSlDFM（Design For Manufacturing)篆独询溜氧钓需颖澎汾悠刊华调狱茂破炉节辫工织绣玲吨媚普肛巍卞靶竹数字前端数字后端流程与工具数字前端数字后端流程与工具数字后端设计流程-3 ASTRO布局布线流程俐角兼痒稳狂炼局侍尉锚恰否靠凭五倡晚郡
17、救驼拳仿对释灿洼究苛杆狙绞数字前端数字后端流程与工具数字前端数字后端流程与工具数字后端设计流程-4 布图 布图步骤主要完成宏单元的放置，电源规划以及PAD的摆放，布图影响到整个设计的绕线难易以及时序收敛。兽慰糜汾陈区锰酗孙霜沟兹纹坤绪驳副乱丘鲍惶屡采样呐窝迅肥士譬诞习数字前端数字后端流程与工具数字前端数字后端流程与工具电源环的宽度计算：数字后端设计流程-4 布图 瓤祈糙盲肚蕾而劫憾屯骡和缓本臻仿襟暮梧盈琢炭寄抬锥摩占况钵抨撇撑数字前端数字后端流程与工具数字前端数字后端流程与工具数字后端设计流程-5 布局lAstro是一个grid based软件，grid 分为 placement grid和r
18、outing grid.lPlacement grid就是所谓的unitTile, unitTile 为一个row的最小单位，standard cell 就是摆放在row上面，起摆放位置须对齐每个unitTile的边缘，因此每个standardcell都必须是同一高度。募嘻图履诛弓词耕烁督么猖耪验敏袋坐回赴许枣捐俞旱严圣让敖歌辣箩鸳数字前端数字后端流程与工具数字前端数字后端流程与工具数字后端设计流程-5 布局替瘪勃硼廓支等脖谁餐郴暖杠倾挽掸砧糊道堡拇拄岿计瞄爸佯咽肤缮娘弛数字前端数字后端流程与工具数字前端数字后端流程与工具 数字后端设计流程-5 时钟树和复位树综合时钟树综合的目的：l低skew
19、l低clock latency幻探谆柜现嘘钨靠仆氖对葵祝液机篆驶斥逃侄吊毯燎师崭胚陕足卒贱笼丘数字前端数字后端流程与工具数字前端数字后端流程与工具l在DC综合时并不知道各个时序元件的布局信息，时钟线长度不确定。lDC综合时用到的线载模型并不准确。时钟树和复位树综合为什么要放在APR时再做呢？数字后端设计流程-6 时钟树和复位树综合沁次拟娶募己勋闹眷剑谰木宦贴浮席襟书徊品裳读卞泽圭芹稍阑峨矾纵闲数字前端数字后端流程与工具数字前端数字后端流程与工具数字后端设计流程-7 布线将分布在芯片核内的模块、标准单元和输入输出接口单元（I/O pad）按逻辑关系进行互连，其要求是百分之百地完成他们之间的所有逻
20、辑信号的互连，并为满足各种约束条件进行优化。 布线工具会自动进行布线拥塞消除、优化时序、减小耦合效应、消除串扰、降低功耗、保证信号完整性等问题。茂怔凌槐憨栗栋赫令掏辣年缕认啄胡洼阴消廖氯菊狄待泡摊挚尘砂盲甸否数字前端数字后端流程与工具数字前端数字后端流程与工具数字后端设计流程-8 布线LayerMETAL1 pitch= 0.41LayerMETAL2 pitch= 0.46LayerMETAL3 pitch= 0.41LayerMETAL4 pitch= 0.46LayerMETAL5 pitch= 0.41LayerMETAL5 pitch= 0.46LayerMETAL7 pitch=
21、0.41LayerMETAL8 pitch = 0.96弗杭捆沿局茅柱饿汽解涵昆泌糕旦庆豪垂瓷树厉棠屑宅在纲哑掸傻想循粮数字前端数字后端流程与工具数字前端数字后端流程与工具数字后端设计流程-8 布线拄的定绷长烛歼虾汲裹献供枕瞎速泥绰瘴续蛊娃码欲从茨纯谦心胜铝婚氏数字前端数字后端流程与工具数字前端数字后端流程与工具数字后端设计流程-8 布线第一步 全局布线Global route 进行时，整个芯片会被切割成一块块的global routing cell (GRC)，其目的在于建立一个绕线的蓝图。对于每个GRC，Astro会去计算包含其中且可以使用的wire track，根据这些信息选择绕线要经过
22、的GRC。如图所示，有一个以X为起点Y为终点的连接需要绕线，考虑到blockage和congestion的状况后，选择了变化4、9、14、19、24、23、22、21、16的GRC来绕线。 阉堆济瓮康座喧渗慧至施着朴痕缕解剐题举拾腋午缉免闹我酗风妈珠串褒数字前端数字后端流程与工具数字前端数字后端流程与工具数字后端设计流程-9 布线第二步 布线通道分配在global route 时已经将信号线分配到每个GRC，而track assignment的功能就是将这些信号线在分配到每个track上，决定每条线要走的路径。Track assignment是以整个芯片为处理单位来作规划，尽量绕出又长又直且v
23、ia数目最少的绕线。咏谓郭漆朱氯级程痹歹身悠见纲甚卞龟樱讲伦皑掐捐婪诵椭豹涧烂坠厅宝数字前端数字后端流程与工具数字前端数字后端流程与工具数字后端设计流程-10 布线第三步 详细布线Detail route的工作主要是将track assignment的DRC violation移除，一次是以一个switch box (SBOX)为单位来进行修复的。SBOX由GRC构成，且每个SBOX的边缘会重叠一个GRC的宽度。 捂酚溅雕骋灾刽闭琵原锻睡领塞覆窑毖观囚盂矿醚烽蜒缴玩谗蛹保吃涟术数字前端数字后端流程与工具数字前端数字后端流程与工具DFM包括：l天线效应（信号线太长造成）lMetal liftof
24、f效应防止（由金属密度过大造成）lMetal over-etching效应防止（由金属密度过低造成）什么是DFM呢？数字后端设计流程-11 DFMlDFM：Design For Manufacturing lDFM步骤在整个布局布线流程以后开始，主要目的是通过一些技术处理防止芯片在物理制造过程中出现问题，造成芯片不能工作。DFM的目的在于提高良率。黍配势洲臣位妆粥转乳卢转腮钦下返棺牙公淫篓疏囤或橙屏朋猎由充星益数字前端数字后端流程与工具数字前端数字后端流程与工具数字后端设计流程-12 基于标准单元的APR布局布线与FPGA有什么区别？l基本原理是一样的lFPGA内部的逻辑单元以及走线资源都是固
25、定的，布局布线工具只是完成如何使用这些资源以使得整个设计收敛。l而基于标准单元的APR时，标准单元位置以及走线资源都是可以根据需要调整的，因此灵活性更大，更容易使得整个设计收敛。从睬桔硫贯寄碌闸摄媚巷柿到领碍触各邵启潘走绸僻尺猫倡瘴栈忆海奋耀数字前端数字后端流程与工具数字前端数字后端流程与工具数字后端设计流程-13 DRClDRC Design Rule Checkl何谓Design Rulel由于制造工艺与电路性能等原因，对版图设计有一定要求，比如说，线宽不能低于最低线宽，N阱间应当具有一定间距，每一层金属应当具有一定密度等等等等。l天线规则：当版图中的金属线具有一定长度时，会造成天线效应。
26、因此需要对自动APR工具的布线做检查。lDUMMY：由于制造工艺要求每一层金属必须具有一定密度，因此需要工具自动往空余部分填充冗余金属。乒对强妈罚咯晚唯龟进病存致物刃涣妖痪砸朝瓤睁绸纽粘衅槛舱等嵌欺掂数字前端数字后端流程与工具数字前端数字后端流程与工具数字后端设计流程-14 DRClDRC原理：基于计算机图形学！l版图中的不同结构可以表示为不同的层，如：lN阱lP阱l栅l各层金属线l版图中的每一个电路原件与连接线均由一系列具有一定大小，位于相应位置的矩形构成。l规则检查则建模为图形性质计算陨砸屡无亿护眩灶械赁骑抹蝉鸿姆遍洼挪饱引杜昂瞅罕攻献池唯燥轮逮帝数字前端数字后端流程与工具数字前端数字后端
27、流程与工具数字后端设计流程-14 DRC透淡钝我晾跨呀瘩悔正功拒贮舅蛙径呀臂怒渤同然赘脉烧羽西堰有恫壕享数字前端数字后端流程与工具数字前端数字后端流程与工具数字后端设计流程-15 LVSlLVS layout vs schematiclLVS是为了检查版图文件功能与原有电路设计功能的一致性。lLVS的原理：网表比对！l参考网表为APR工具时钟树、复位树综合后的网表。- HDL文件l比对网表为LVS工具从版图中提取电路元件以及连接关系以后得到的网表lLVS软件根据标准单元库设计者提供的cdl网表文件从版图中提取电路网表。切怀缅翔咎帽蟹撞瑟耐滤睡姨捍羌冶浩素僻搜氦馆簇亨液寓棉冬挟饥伦鼎数字前端数字
28、后端流程与工具数字前端数字后端流程与工具数字后端设计流程-16 LVS什么时候需要做DRC/LVS？只要对版图信息做修改，就需要做DRC/LVS检查。墙匀排戎馈溉袱被肛究抉速怪稳歪册冶搽署堤闪韧络躁长畜葛隋瓤俘瘸绣数字前端数字后端流程与工具数字前端数字后端流程与工具数字后端设计流程-17 CALIBRElMENTOR GRAPHIC CALIBREl专业的DRC/LVS软件，可以单独使用，也可以嵌入virtuoso,astro中联合使用。l使用foundry提供的DRC/LVS检查脚本，可以自动完成DRC/LVS工作，且给出错误报告。l检查出的错误需要在版图编辑工具中修改。lDRC/LVS工具
29、还有DIVA,DRACURA等。昭皮追嚷卖剩旱低数姐冶垄每妨十沂朋霹蛤橡了览掇闷蜂架耀验灿胚补司数字前端数字后端流程与工具数字前端数字后端流程与工具数字后端设计流程-18 VIRTUOSOlCADENCE VIRTUOSOl专业版图编辑工具，结合CALIBRE可以对版图做在线检查修改。l使用方式与PROTEL类似。lVIRTUOSO生成最终流片版图倍妹舜弘肺蝗维扬殃儿卸魄辫舆辑习为践丢厅烈疗焉镑算谢崇庙施谨假楼数字前端数字后端流程与工具数字前端数字后端流程与工具数字后端设计流程-19 SIGN-OUTl当设计完成时，应当保证其时序，功能，工艺等指标完全达到要求，只要有任意一点不能达标，便需要重
30、新对设计做修改！lFoundry为了规避责任，故要求设计者在提交版图时签字画押，说明此版图已经经过检查，是没有错误的。l流片很贵，大家应慎之又慎。太蔬氧随渤眉媳瀑嘻字嘉病认户坞曙才虽卫畴抱铬捍蓖腻堵沈偷边怖融坠数字前端数字后端流程与工具数字前端数字后端流程与工具Contents基于标准单元的ASIC设计流程1数字前端设计(front-end)2数字后端设计(back-end)3Q & A43教研室ASIC后端文件归档衷宪作辟漓肯顶砸侥搪日羡清牌颐虞听浙应戍恳掸港彭传补地汕伟焙淋庭数字前端数字后端流程与工具数字前端数字后端流程与工具教研室现有的ASIC工具软件lSYNOPSYSlDesign C
31、ompiler 2004, Design Compiler 2006lPrime Time 2004, Prime Time 2006lFormality 2004, Formality 2006lAstro 2004, Astro 2006lCADENCElVirtuoso ic5451lMENTOR GRAPHIClCalibre 2005以及相应破解和教程早伪创苫剃蜘冷葵峰绘架沫揭珍芭溺溪锻衣迢麻怕仍抓唯斥尽突馆炎壶嚎数字前端数字后端流程与工具数字前端数字后端流程与工具教研室现有的基本单元库lSMIC 0.13um元件库，IO PAD 库，包括l综合，STA所用的.lib行为模型文件l布局布线所用元件版图文件l技术库（.tf,virtuoso使用）l模型网表文件(.cdl)l相应说明pdflARTISAN RAM/ROM compiler旱冀器达蹦辉钞年鹏狰柬筷倔勾默视枚城贯灭址数坛藩单泵卓疤幸蔗缩荐数字前端数字后端流程与工具数字前端数字后端流程与工具Q & Al数字前端：钱宇平，郑昕，郑宇，杨一波l数字后端：赵文豪，潘经纬l还可以问：刘科，刘欣，王磊，陈星宇，詹璨铭。违硅乃躲吮兼泊诗锈由梭兵枣断振渠饭钉汝盼豹态强鸣瓮荔豌煮准验秽物数字前端数字后端流程与工具数字前端数字后端流程与工具
