第七章智能仪器可测试性设计

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1、第七章 智能仪器可测试性设计 随着计算机技术的飞速发展和大规模集成电路的广泛应用，智能仪器在改善和提高自身性能的同时，也大大增加了系统的复杂性。这给智能仪器的测试带来诸多问题，如测试时间长、故障诊断困难、使用维护费用高等，从而引起了人们的高度重视。 自20世纪80年代以来，测试性和诊断技术在国外得到了迅速发展，研究人员开展了大量的系统测试和诊断问题的研究，测试性逐步形成了一门与可靠性、维修性并行发展的学科分支。一、可测试性概述二、固有测试性设计三、机内自测试技术四、设计实例一一 可测试性概述可测试性概述1 测试2 可测试性3 可测试性设计1 测试 测试是指在真实或模拟条件下，为确定产品的功能是

2、否正常，性能是否满足要求，是否发生故障及故障的部位，利用手工或自动设备对其进行测量或评定的过程。2 可测试性（Testability）n 可测试性的定义 是产品的一种设计特性，是设计时赋予产品的一种固有属性，指产品能够及时准确地确定其自身状态（如可工作，不可工作，性能下降等）和隔离其内部故障的设计特性。 测试性是一种设计理念，是为了更好地实现设备的故障诊断和隔离，维修性，缩短检修时间，提高设备可靠性的一种设计特性，测试性描述了测试信息获取的难易程度。n 可测试性的标准 可测试性的概念最早产生于航空电子领域，1975年由Liour等人在设备自动测试性设计中最先提出 1985年美国颁布的MIL-S

3、TD 2165-电子系统和设备测试性大纲规定了可测试性管理、分析、设计与验证的要求和实施方法，是可测试性从维修性分离出来，作为一门独立的新学科确立的标志。 我国现在执行的两部相关的测试性大纲，分别是1995年颁布的GJB 2547装备测试性大纲以及1997年颁布的HB 7503测试性预计程序。 对于设计机构和设计人员来说，对测试性设计的响应是负面的，主要体现在如下几个方面：增加了产品设计的工作量和难度；增加了产品研发时间,以及研发的风险；对于芯片设计的负面影响主要体现在功耗、封装、时序、结构大小等几个方面。 对于专业的测试人员，对测试性设计的响应是积极的，主要体现在如下几个方面：能够确定测试产

4、品的质量标准；能够容易生成产品的结构框图和结构层次图；能够支持几乎所有的测试环境，提高了产品的可靠性；能够尽量降低测试和维修的费用和周期，减少所需要的检测设备。n 测试性工作的目标 测试性工作的目标是确保系统和设备达到规定的测试性要求，以提高系统和设备的战备完好性和任务成功性、减少对维修人力和其他资源的要求，降低寿命周期费用，并为管理提供必要的信息。 设计完善的BIT,提高系统的任务可靠性和安全性; 通过快速自动地检测和隔离故障,提高系统的可靠性; 降低保障系统的复杂性,减少使用保障费用,从而降低寿命周期费用。n 测试性工作的内容 系统和设备的测试性工作对于提高设备的可靠性、维修性是非常重要的

5、,其具体内容包括以下几个方面:(1)制定测试性工作计划：明确并合理地安排要求的工作项目,以达到规定的测试性要求；(2)确定诊断方案和测试性要求：评审被选诊断方案，提出能最大满足所确定的诊断方案的系统测试性要求；(3)进行测试性初步设计和分析：在设计早期把测试性设计到系统和设备中，并评价其程度；(4)进行测试性详细设计和分析：把测试性设计到系统和设备中去，评价系统或设备可能达到的测试性水平，保证测试性与其他诊断要素有效的综合和兼容；(5)评审测试性工作：及时进行测试性评审以保证测试性工作按要求和工作计划进行；(6)验证测试性要求：确定系统或设备是否满足规定的测试性要求,并评定测试性预计的有效性。

6、(7)制定测试性数据收集和分析计划：确定、跟踪生产和使用过程中与测试性有关的问题并确定所需的纠正措施。n 测试性分析概述 测试性分析是产品设计分析工作中的一个重要环节，它与诊断方案的制订及实施有关。测试性分析的目的是验证所建议的方法是否满足设计要求。 测试性分析内容主要包括：BIT 故障检测与隔离能力的预计、系统测试性预计、固有测试性评价。前两项主要采用测试性预计方法，后一项可采用加权计算方法。n 测试性预计 测试性预计是用于估计所设计产品是否符合规定测试性要求的一种方法。测试性预计有助于确定设计中的薄弱环节,并为权衡不同设计方案提供依据。所需预计的测试性参数一般为故障检测率、故障隔离率和虚警

7、率。 测试性预计应在研制阶段的早期进行,这将有助于对设计进行评审和为安排改进措施的先后顺序提供依据。并且,随着设计的进展,在获得更为详细的信息后,应进行更为详细的测试性预计。n 测试性主要参数 故障检测率：被测试项目在规定期间内发生的所有故障，在规定条件下用规定的方法能够正确检测出的百分数。 故障隔离率：被测试项目在规定期间内已被检出的所有故障，在规定条件下用规定方法能够正确隔离到规定个数可更换单元以内的百分数。 虚警率：机内测试或其他监测电路指示被测试项目有故障，而实际该项目没有发生故障的事件称为虚警，虚警率是在规定期间内发生的虚警数与故障指示总次数之比的百分数。 故障检测时间：故障检测时间

8、是从开始检测故障到检测出故障并给出指示所经过的时间。 故障隔离时间：是从检出故障到完成隔离程序指出要更换的故障单元所经过的时间。 不能复现率：是机内测试和其他监测装置指示被测试项目有故障，在现场维修检测时不能重现的比例。 重测合格率：重测合格率是指在现场识别出有故障的项目，在中继级或基地级维修测试中是合格的比例。3 可测试性设计(Design For Testability-DFT)n 可测试性设计定义 是一种以提高产品测试性为目的的设计方法学。测试性设计是指在系统、分系统、设备、组件和部件的设计过程中，通过综合考虑并实现测试的可控性与可观测性、初始化与可达性、BIT 以及和外部测试设备兼容性

9、等，达到测试性要求的设计过程。 测试性设计的目的是提高系统的故障诊断和隔离能力。 测试性设计的优良直接影响了故障诊断的难易程度、故障隔离率和检测率的高低。测试性设计是一个复杂的过程，有很多因素需要考虑。如， 测试接口要标准、通用、简单； 测试点的设置应支持产品各个层次测试的需要； 要考虑工效学、自动化、障碍物、可达性、可视性； 由板内诊断和传感器构成的自测试应象产品一样轻便； 能对模块化部件一次完成多个功能的测试； 能对多个独立的功 能部件进行并行测试； 尽可能通过系统级测试实现故障检测来缩短测试时间； 测试应直观、非破坏性，并尽量不使用专用工具等等。为构造一个产品的测试性，设计人员需要五个方

10、面的知识。 了解部件和产品信息及其表示方式； 能预测部件在一定条件下的行为； 能观测软件程序的运行、输入参数和输出，测试和测量的硬件节点； 通过内建功能可跟踪部件性能和行为的状态； 能控制程序的输入、输出、运行和行为。n 系统级测试性设计的基本原则 通过将系统划分成各个模块来解决系统测试的复杂性； 在系统中插入测试功能，先测试单个模块，再测试模块间的相互作用，进而完成整个系统的测试。n可测试性设计的优缺点 优点 提高故障检测的覆盖率； 缩短仪器的测试时间； 可以对仪器进行层次化的逐级测试； 降低仪器的维护费用。可测试性设计缺点 额外的软/硬件成本； 系统设计时间增加。二 固有测试性设计1 固有

11、测试性概述2 总体设计3 通用设计准则1 固有测试性（inherent testability）定义 是指仅取决于产品硬件设计，不依赖于测试激励和响应数据的测试性。 固有测试性是从硬件设计上考虑，便于用内部和外部测试设备检测与隔离系统故障的特性。为提高系统固有测试性，系统应按功能、结构合理地划分为不同等级的更换单元；能分别检测其功能，拆换方便，可初始化到规定的状态；能控制测试，设置足够的内部与外部测试点，外部测试设备接口方便等。2 总体设计n 模块划分n 功能和结构设计n 元器件选择3 通用设计准则 n结构设计n功能划分n模拟电路设计n数字电路设计n传感器电路设计n光电电路设计三 机内测试技术

12、-BIT1 BIT简介2 常规BIT技术3 智能BIT技术1 机内测试（built-in test BIT）简介n BIT定义 定义1：指系统、设备内部提供的检测、隔离故障的自动测试能力。 定义2：系统主装备不用外部测试设备就能完成对系统、分系统或设备的功能检查、故障诊断与隔离以及性能测试，它是联机检测技术的新发展。 BIT测试就是在系统内部专门设计了硬件和软件，或利用部分功能部件来检测和隔离故障、监测系统本身状况，使得系统自身可检查是否正常工作或确定何处发生了故障的这种系统自身的检查测试能力。 机内测试是提高测试性的重要方法。n BIT的由来 传统的测试主要是利用外部的测试仪器（ETE）对被

13、测设备进行测试，ATE是ETE的自动化产物。由于ATE费用高、种类多、操作复杂、人员培训困难，而且只能离线检测，随着复杂系统维修性要求的提高，迫切需要复杂系统本身具备检测、隔离故障的能力以缩短维修时间。2 常规BIT技术2.1 通用BIT技术nBIT通用设计性设计准则nBIT测试点的选择与配置2.2 数字BIT技术n板内ROM式BITn微处理器BITn微诊断法n内置逻辑块观察法n边界扫描BITn 板内ROM式BIT 板内只读存储器(onboardROM)实现的机内测试是一种由硬件和固件实现的非并行式BIT技术。 该技术包括：将存储在ROM中的测试模式施加到被测电路中，然后将电路的响应与期望的正

14、常响应对比，据此给出测试“通过/不通过”输出信号。n 微处理器BIT 微处理器BIT是使用功能故障模型来实现的，该模型可以对微处理器进行全面有效的测试。 该方法可能会需要额外的测试程序存储器。此外，由于被测电路的类型不同，还可能需要使用外部测试模块。该外部测试模块是一个由中央处理单元CPU控制的电路，用于控制和初始化位于微处理器模块内的外围控制器件。n 微诊断法 微诊断法是一种在微代码级别上进行微程序设计实现的诊断BIT技术。与运行在RAM或者ROM中的应用软件级别的BIT相比，该BIT不需要硬件增强途径，仅在微代码级别执行就可以对硬件和软件进行测试。n内置逻辑块观察法 内置逻辑块观察器(BI

15、LBO)是一个多功能电路，通过2个工作方式控制位可以实现4种不同的功能配置： 锁存器 移位寄存器 多输入信号特征寄存器(MISR)或伪随机模式发生器 (PRPG) 复位BILBO 作为测试复杂数字电路的有效方法，通过使用伪随机模式发生器PRPG和多输入信号特征寄存器MISR , BILBO,可以进行信号特征分析。 n 边界扫描测试技术 边界扫描技术是在核心逻辑电路的输入输出端都增加一个寄存器，每个寄存器都可以输入/输出数据同时，所有寄存器可以连接成一个移位寄存器。 边界扫描技术是一种扩展的BIT技术。它在测试时不需要其他的辅助电路，不仅可以测试芯片或者PCB的逻辑功能，还可以测试IC之间或者P

16、CB之间的连接是否存在故障。 边界扫描的原理框图2.3 模拟BIT技术n 比较器BIT 在硬件设计中加入比较器，可以很容易地实现多种不同功能的BIT电路。在具体实现时，通常都是将激励施加到被测电路CUT上，然后将CUT的输出连同参考信号送人比较器中；CUT的输出与参考信号进行比较之后，比较器输出通过不通过信号。n 电压求和BIT 电压求和是一种并行模拟BIT技术。它使用运算放大器将多个电压电平叠加起来，然后将求和结果反馈到窗口比较器并与参考信号相比较，再根据比较器的输出生成通过不通过信号。 这种技术特别适用于监测一组电源的供电电压。3 智能BIT技术 常规BIT技术在应用中存在着诸多问题，归纳

17、起来主要有以下两个方面功能相对简单，诊断技术单一，诊断能力差；虚警率高。n 智能BIT定义 智能BIT就是将包括专家系统、神经网络、模糊理论、信息融合等在内的智能理论应用到BIT的设计、检测、诊断、决策等方面，提高BIT综合效能，从而降低设备全寿命周期费用的理论、技术和方法。n 智能BIT的内涵 BIT智能设计 BIT智能检测 BIT智能诊断 BIT智能决策四四 可测试性设计实例可测试性设计实例n 四位微处理器应用系统 上图是一个4位处理器的实例，整个片上系统集成了MPUCORE、DISPLAYCORE和存储部分，DISPLAY CORE中集成了一个固化字符库，由MPU计算出地址，从字符库调到

18、RAM中再由驱动输出，输出端口S1S98、H1H32，可以显示驱动9832的一个显示屏。 运用程序固化在PROGRAM ROM中,运行时由15位PC指向当前程序地址，每个时钟周期MPUCORE调用并运行一条23位的指令。 MPU CORE包括译码逻辑单元、寄存器堆、ALU等功能块。寄存器堆包括各种类型的累加器、通用寄存器和地址寄存器，其中四位通用寄存器A、J可将内容传给八位寄存器FD由信号CF控制FD内容从DATABUS总线输出。n 测试系统 根据以上系统结构可以规划测试内容，主要包括 a、系统基本状态； b、数据通路； c、控制通路； d、存储部分。 设计的测试系统为：芯片加载到定制的PCB

19、板上，各管脚由连接线引出接到PC上，由PC主机控制并测试。 对于系统状态的测试尽量不增加硬件开销，如休眠状态，激活休眠可检测引出的时钟是否工作，上电复位及RESET的执行可以通过对各寄存器值的检测来判定。需解决的二个关键问题 时钟同步 测试程序即指令的输入以及指令在内部的动作 对于时钟同步可以将系统时钟通过IO端口的复用引出，如图所示，PC主机通过这个信号同步。芯片指令周期设计为33.3K，连接线与主机有足够的响应时间。进入测试模式需要有一进入测试模式需要有一个触发个触发,TEST,TEST输入管脚输入管脚即起此作用即起此作用, ,当芯片正当芯片正常工作时维持低电平常工作时维持低电平, ,当输

20、入高电平时触发当输入高电平时触发TESTTEST模式模式, ,并维持为高并维持为高电平直至测试结束。电平直至测试结束。指令长度23位。考虑芯片集成显示单元有130个驱动端口可以加以利用，选择S33S55分时用于23位指令的输入端口，结构如图所示。指令输入后接入译码电路，经译码驱动输出，从PROGRAM ROM中输出的指令则以三态门控制到译码器的通路，以完成输入测试程序的执行。n 处理器的测试设计 数据通路、寄存器的故障以及各种控制故障应首先完成测试。 通过大量的测试程序覆盖各种可能的数据通路与功能，并利用数据总线输出以推断内部动作。譬如要检测一条数据通路，可以先给不同的寄存器赋不同的值，让其分

21、别流经这条通路并经数据总线输出，观察结果并与期望值相比较，若数据路径有故障，则每次输出必然有问题，若是寄存器的故障，则不同的寄存器输出的值将有对错。处理器的功能测试通常包括： 程序计数器PC的测试：将芯片复位，使PC复位。随后放置一个空指令，使芯片反复执行它，遍历所有状态，PC的内容通过改变硬件结构而获得输出。 寄存器和累加器的测试：所有可能的参数分别写入寄存器和累加器，然后读出，结果可以直接获得，或经过前面完成测试的寄存器获得。 堆栈指针SP的测试：SP随各种不同的状态增加或减少，通过PC存取。 标志位的测试：用于测试所有的算术和逻辑指令，操作数可以直接提供，或经前面完成测试的寄存器获得。标

22、志位的检查利用条件跳转指令的作用，即下一指令的地址，通过PC观察到。由此可见其中一个重要的结构是程序计数器PC，通过对PC内容的测试可以进行中断、跳转、中断恢复等功能的检测。而PROGRAM ROM存储运行程序，测试也需要由PC将其内容读出，于是PC需要可见可输入，其测试结构设计如图所示。n 存储单元的测试 存储器的各个单元同样需要进行测试。对PROGRAM ROM中存储运行的指令测试如图所示，测试时由外部输入PC值指出测试地址，其内容经三态门从另外23位IO口输出，同时通往译码器的通路被隔断。 RAM的测试，先赋值，然后将其内容传至寄存器，再经数据总线输出。固化的字符ROM的测试是先将其内容调入DISPLAY RAM中，然后同样经寄存器、数据总线输出。 系统的功能测试完后，应完成余下的显示驱动的测试，如果系统的其它功能都已验证，那么就可以让芯片在正常的工作模式下运行来检测它的显示输出部分。