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1、第第6 6章章 组合逻辑电路组合逻辑电路6.2 组合逻辑电路的分析与设计组合逻辑电路的分析与设计 6.3 典型的组合逻辑集成电路典型的组合逻辑集成电路 6.1 概述概述6.46.4 组合逻辑电路中的竞争冒险组合逻辑电路中的竞争冒险 学习要点：学习要点：组合逻辑电路的分析组合逻辑电路的分析组合逻辑电路的设计组合逻辑电路的设计典型组合逻辑电路的功能典型组合逻辑电路的功能典型组合逻辑电路的应用典型组合逻辑电路的应用6.1 概述概述组合逻辑电路组合逻辑电路 ：在任意时刻电路的输出仅取决于该时刻的输入，在任意时刻电路的输出仅取决于该时刻的输入，而与电路原来所处的状态无关。而与电路原来所处的状态无关。 无
2、记忆，无反馈。无记忆，无反馈。 在数字系统中，根据逻辑功能特点的不同，数字电路可在数字系统中，根据逻辑功能特点的不同，数字电路可分为组合逻辑电路和时序逻辑电路两大类。分为组合逻辑电路和时序逻辑电路两大类。电路特点：电路特点：x1x2xnF1F2Fm组合逻辑电路输入输出 即任意一个输出端的输出与该时刻所有输入即任意一个输出端的输出与该时刻所有输入端的逻辑取值有关。端的逻辑取值有关。 图中第图中第i i个输出与输入逻辑变量的关系可个输出与输入逻辑变量的关系可用如下逻辑函数来描述：用如下逻辑函数来描述：x1x2xnF1F2Fm组合逻辑电路输入输出6.2 组合逻辑电路的分析与设计组合逻辑电路的分析与设
3、计 6 6.2.1 组合逻辑电路的分析方法组合逻辑电路的分析方法6.2.2 组合逻辑电路的设计方法组合逻辑电路的设计方法一般分析步骤一般分析步骤一般分析步骤一般分析步骤 ：（1 1）根据给定的逻辑电路写出逻辑函数表达式。）根据给定的逻辑电路写出逻辑函数表达式。（2 2）化简和变换逻辑表达式）化简和变换逻辑表达式（3 3）列出真值表）列出真值表。（4 4）分析得出电路的逻辑功能。）分析得出电路的逻辑功能。 -借助于逻辑函数、真值表等找出给定电借助于逻辑函数、真值表等找出给定电路的输入输出之间的关系进而知道电路所实现路的输入输出之间的关系进而知道电路所实现的逻辑功能。的逻辑功能。 6.2.1 组合
4、逻辑电路的分析方法组合逻辑电路的分析方法例例 逻辑电路如图所示，试分析其逻辑功能。逻辑电路如图所示，试分析其逻辑功能。 解：（解：（1 1）从输入端依次写出：）从输入端依次写出： AF&BCF1F2（2 2）列出真值表）列出真值表 。ABCF00000010010001101000101111011111（3 3）由真值表可以）由真值表可以看出该电路可以实看出该电路可以实现四舍五入的判别，现四舍五入的判别，当输入的二进制码当输入的二进制码大于等于大于等于5 5时，输出时，输出为为1 1，而小于，而小于5 5时输时输出为出为0 0。6.2.2 组合逻辑电路的设计方法组合逻辑电路的设计方法 根据给
5、定的逻辑功能要求，设计出能实根据给定的逻辑功能要求，设计出能实现这现这 个功能要求的逻辑电路。个功能要求的逻辑电路。 实现的电路要最简，即所用器件品种最实现的电路要最简，即所用器件品种最少、数量最少、连线最少。少、数量最少、连线最少。要求：要求：（1 1）根据设计要求确定输入输出变量并写出真值表。）根据设计要求确定输入输出变量并写出真值表。 （2 2）由真值表写出逻辑函数表达式并化简或转换。）由真值表写出逻辑函数表达式并化简或转换。 （3 3）选用合适的器件画出逻辑图。）选用合适的器件画出逻辑图。 一般设计步骤：一般设计步骤： 例例设计一个交通灯故障自动检测器，以实现红、黄、绿设计一个交通灯故
6、障自动检测器，以实现红、黄、绿三种灯的远程监控，要求用与非门实现。只要两种灯三种灯的远程监控，要求用与非门实现。只要两种灯亮便为有故障。亮便为有故障。解：解： （1 1）逻辑赋值。）逻辑赋值。 红、黄、绿三种灯红、黄、绿三种灯分别用变量分别用变量A A、B B、C C表示，表示，灯亮为灯亮为1 1，不亮为，不亮为0 0。用变量用变量F表示，正常表示，正常为为1，有故障为，有故障为0。输入：输入：输出：输出：真值表真值表A A A AB B B BC C C CF F F F0 0 0 00 0 0 00 0 0 00 0 0 00 0 0 00 0 0 01 1 1 11 1 1 10 0 0
7、 01 1 1 10 0 0 01 1 1 10 0 0 01 1 1 11 1 1 10 0 0 01 1 1 10 0 0 00 0 0 01 1 1 11 1 1 10 0 0 01 1 1 10 0 0 01 1 1 11 1 1 10 0 0 00 0 0 01 1 1 11 1 1 11 1 1 10 0 0 0变换成与非式变换成与非式 （2 2）由真值表写出逻辑表达式。）由真值表写出逻辑表达式。 A A A AB B B BC C C CF F F F0 0 0 00 0 0 00 0 0 00 0 0 00 0 0 00 0 0 01 1 1 11 1 1 10 0 0 01
8、1 1 10 0 0 01 1 1 10 0 0 01 1 1 11 1 1 10 0 0 01 1 1 10 0 0 00 0 0 01 1 1 11 1 1 10 0 0 01 1 1 10 0 0 01 1 1 11 1 1 10 0 0 00 0 0 01 1 1 11 1 1 11 1 1 10 0 0 0（3 3）画出逻辑图。）画出逻辑图。 &ABCF典型的组合逻辑集成电路典型的组合逻辑集成电路6.3 编码器编码器6.4 译码器译码器6.5 数据分配器和数据选择器数据分配器和数据选择器 6.6 加法器和加法器和数值比较器数值比较器编码：编码： 6.3 编码器编码器用二进制代码表示数
9、字、符号或某种信息的用二进制代码表示数字、符号或某种信息的过程。过程。编码器编码器 ：能实现编码功能的逻辑电路。能实现编码功能的逻辑电路。 编码器分类：一般可以分为普通编码和优先编编码器分类：一般可以分为普通编码和优先编码。按编码形式分可以分为而二进制编码和码。按编码形式分可以分为而二进制编码和BCD编编码。按编码器编码输出位数可分为码。按编码器编码输出位数可分为4-2线编码器、线编码器、8-3线编码器和线编码器和19-4线编码器线编码器。1编码器工作原理编码器工作原理 即在某一时刻电路只把一个输入信号转换为即在某一时刻电路只把一个输入信号转换为n n位位二进制代码。二进制代码。例：例： 4
10、4线线-2-2线编码器线编码器-把把4 4个输入信号编成对应的个输入信号编成对应的2 2位二进制代码输出的编码电路。位二进制代码输出的编码电路。 设输入设输入4 4个分别为个分别为I I0 0I I3 3，高电平有效；，高电平有效； 输出输出为为Y Y1 1Y Y0 0两位二进制代码。两位二进制代码。输输入入入入输输出出出出I I I I3 3 3 3I I I I2 2 2 2I I I I1 1 1 1I I I I0 0 0 0Y Y Y Y1 1 1 1Y Y Y Y0 0 0 00 0 0 00 0 0 00 0 0 01 1 1 10 0 0 00 0 0 00 0 0 00 0
11、0 01 1 1 10 0 0 00 0 0 01 1 1 10 0 0 01 1 1 10 0 0 00 0 0 01 1 1 10 0 0 01 1 1 10 0 0 00 0 0 00 0 0 01 1 1 11 1 1 1真值表：真值表： 解：解： 注意：编码器在任一时刻只能对一个输入信号注意：编码器在任一时刻只能对一个输入信号进行编码。进行编码。 输出表达式输出表达式 根据表达式：根据表达式： 如果某一时刻，有两个输入端如如果某一时刻，有两个输入端如I1、I2同时为同时为1时，时，输出输出Y1Y0为为00 ； 而输出而输出Y1Y0为为00本应表示信号本应表示信号I0，所以以上输，所以
12、以上输出就是错误输出。出就是错误输出。 为避免此问题，可设定输入信号的优先级，即优为避免此问题，可设定输入信号的优先级，即优先编码器。先编码器。2. 优先编码器优先编码器 上述机械式按键编码电路虽然比较简单，但当同时按下上述机械式按键编码电路虽然比较简单，但当同时按下上述机械式按键编码电路虽然比较简单，但当同时按下上述机械式按键编码电路虽然比较简单，但当同时按下两个或更多按键时，其输出是错误的。在数字电路中，特别两个或更多按键时，其输出是错误的。在数字电路中，特别两个或更多按键时，其输出是错误的。在数字电路中，特别两个或更多按键时，其输出是错误的。在数字电路中，特别是在计算机系统当中，常常要控
13、制几个工作对象。因此必须是在计算机系统当中，常常要控制几个工作对象。因此必须是在计算机系统当中，常常要控制几个工作对象。因此必须是在计算机系统当中，常常要控制几个工作对象。因此必须先根据轻重缓急，规定好这些控制对象允许操作的先后顺序，先根据轻重缓急，规定好这些控制对象允许操作的先后顺序，先根据轻重缓急，规定好这些控制对象允许操作的先后顺序，先根据轻重缓急，规定好这些控制对象允许操作的先后顺序，即优先级别。识别这类请求信号的优先级别并进行编码的逻即优先级别。识别这类请求信号的优先级别并进行编码的逻即优先级别。识别这类请求信号的优先级别并进行编码的逻即优先级别。识别这类请求信号的优先级别并进行编码
14、的逻辑部件称为优先编码器。辑部件称为优先编码器。辑部件称为优先编码器。辑部件称为优先编码器。4线线-2线优先编码器真值表线优先编码器真值表 输输入入入入输输出出出出I I I I3 3 3 3I I I I2 2 2 2I I I I1 1 1 1I I I I0 0 0 0Y Y Y Y1 1 1 1Y Y Y Y0 0 0 00 0 0 00 0 0 00 0 0 01 1 1 10 0 0 00 0 0 00 0 0 00 0 0 01 1 1 10 0 0 01 1 1 10 0 0 01 1 1 1 1 1 1 10 0 0 01 1 1 1 1 1 1 11 1 1 1表达式表达式
15、 分析表中分析表中I0-I3的优先级别。例如对于的优先级别。例如对于I0，只有当，只有当I1、I2、I3均为均为0，即无有效点评输入，且，即无有效点评输入，且I0为为1时，输出为时，输出为00。对于。对于I3，无论其他，无论其他3个输入是否为有效点评输入，输出均为个输入是否为有效点评输入，输出均为11。由此。由此可知，可知，I3的优先级别高于的优先级别高于I0的优先级别，且这的优先级别，且这4个输入的优先个输入的优先级别的高低依次为：级别的高低依次为：I3、 I2、 I1、I0。此时输入此时输入I1、I2即使同即使同时为时为1，输出仍然表示对优先级高的，输出仍然表示对优先级高的I2的编码。的编
16、码。 优先编码器实质就是优先编码器实质就是对优先级最高的一个输入信对优先级最高的一个输入信号进行编码号进行编码避免了输出紊乱。避免了输出紊乱。 除了二进制编码器，常用的还有二除了二进制编码器，常用的还有二-十进制编码十进制编码器，也称为器，也称为BCD码编码器，就是把码编码器，就是把09十个十进制十个十进制数码编成数码编成BCD代码，其工作原理与二进制编码器相代码，其工作原理与二进制编码器相同。同。3集成编码器集成编码器 74LS148（74HC148）为）为TTL（CMOS） 8线线-3线优先编码器，两者电性能参数不同，但逻辑线优先编码器，两者电性能参数不同，但逻辑功能相同。功能相同。 输出
17、端，变量上的非号表示输出为反码形式。输出端，变量上的非号表示输出为反码形式。 为输入端，变量上的非号表示低电平有效，为输入端，变量上的非号表示低电平有效， 优先级最高；优先级最高； 三个控制端：三个控制端： 为输入使能端，低电平有效；为输入使能端，低电平有效； 为输出使能端；只有在为输出使能端；只有在EI为为0，且所有输入端都为且所有输入端都为1时，输出为时，输出为0。它可与另一片同样器件的。它可与另一片同样器件的EI连接，以便组成更多优先编码器。连接，以便组成更多优先编码器。 为扩展展输出端。出端。 EO74LS148功能表功能表输 入输 出EII7I6I5I4I3I2I1I0Y2Y1Y0E
18、O CS11111101111111111101000001001000110011001010011100111001111010010011111010110011111101101001111111011110例例 用用74LS148和逻辑门电路实现和逻辑门电路实现16线线-4线优先编码器。线优先编码器。 解：解： 74LS148为为8个输入，现要对个输入，现要对16个输入进行编个输入进行编码，因此至少要用两片码，因此至少要用两片74LS148，根据功能表，根据功能表画出逻辑图。画出逻辑图。其中片其中片1 1为高位，片高位，片0 0为低位。片低位。片1 1的的EOEO端和片端和片0 0的
19、的级联，用于控制是否允，用于控制是否允许低位片低位片编码输出。片出。片1 1和片和片0 0的的相与作相与作为总的的输出，用于出，用于标志志输出端是否出端是否为有效有效编码引出，作引出，作为输出的最高位出的最高位。端端输出，另外，将片输出，另外，将片1的的显然，片然，片1 1的的优先先级要高于片要高于片0 0优先先级，输入端中入端中优先先级最高，最高，优先先级最低。最低。 常见的集成编码器还有常见的集成编码器还有74LS147、74HC147、CD4532等。等。 这些芯片都有相应的资料可供查询，具体的型号这些芯片都有相应的资料可供查询，具体的型号因厂家的不同而有很多种，因此对于芯片内部结构不因
20、厂家的不同而有很多种，因此对于芯片内部结构不必深究，在学习时要学会看芯片引脚的名称和排列，必深究，在学习时要学会看芯片引脚的名称和排列，分清输入和输出，会读功能表，弄懂输入输出之间的分清输入和输出，会读功能表，弄懂输入输出之间的关系以及功能端的作用和有效电平，要掌握如何运用关系以及功能端的作用和有效电平，要掌握如何运用器件。器件。 6.4 译码译码器器 编码的逆过程，把给定的二进制代码转换编码的逆过程，把给定的二进制代码转换为相应的输出信号或另一种形式的代码。为相应的输出信号或另一种形式的代码。 译码：译码：译码器：译码器： 具有译码功能的逻辑电路。具有译码功能的逻辑电路。 一般结构框图：一般
21、结构框图： 输入输出之间关系要满足：输入输出之间关系要满足：M2N1二进制译码器二进制译码器 将输入代码转换成一一对应的有效信号，在使能将输入代码转换成一一对应的有效信号，在使能控制端有效的情况下，对应每一组输入代码，输出控制端有效的情况下，对应每一组输入代码，输出端只有一个输出有效端只有一个输出有效 。 注意：输入输出满足注意：输入输出满足M=2N，也称为，也称为N线线-M线线译译码器或唯一地址译码器。码器或唯一地址译码器。 下面介绍常用的集成译码器下面介绍常用的集成译码器74138和和74139，它，它们分别具有们分别具有 TTL和和 CMOS系列的产品。系列的产品。 74LS139为双为
22、双2线线-4线译码器，即内部有两个相线译码器，即内部有两个相互独立的互独立的2线线-4线译码器线译码器 。引脚图引脚图 74LS139功能表功能表输输 入入入入输输 出出出出A A A A1 1 1 1A A A A0 0 0 01 1 1 11 1 1 11 1 1 11 1 1 11 1 1 10 0 0 00 0 0 00 0 0 01 1 1 11 1 1 11 1 1 10 0 0 00 0 0 00 0 0 01 1 1 11 1 1 11 1 1 10 0 0 01 1 1 10 0 0 01 1 1 10 0 0 01 1 1 10 0 0 01 1 1 11 1 1 10 0
23、 0 01 1 1 11 1 1 10 0 0 01 1 1 11 1 1 11 1 1 1即每个即每个译码器有器有2 2个个输入端，入端，4 4个反个反码输出端，出端，为使能使能时，译码器器处于非工作于非工作每个代码仅有一个每个代码仅有一个输出端有效，从而出端有效，从而识别四种不同的四种不同的输入代入代码。控制端，低电平有效。当控制端，低电平有效。当状态，输出为状态，输出为1111。当。当时，译码器工作，对应时，译码器工作，对应74LS138为为3线线-8线译码器线译码器 引脚图引脚图 译码器有译码器有3个输入，个输入，8个反码个反码输出，输出为低电平有效，输出，输出为低电平有效，3个使个使
24、当当G G1 1=1=1，能控制端能控制端G1G1、 ，译码器工作，可以识别译码器工作，可以识别 8 种不同输入状态。利用使能种不同输入状态。利用使能控制端可以方便的扩展电路控制端可以方便的扩展电路功能。功能。 时，时， 74LS138功能表功能表 输输 入入入入输输 出出出出G G G G1 1 1 1A A A A2 2 2 2A A A A1 1 1 1A A A A0 0 0 00 0 0 01 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 1
25、1 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 10 0 0 00 0 0 00 0 0 00 0 0 00 0 0 01 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 10 0 0 01 1 1 10 0 0 00 0 0 00 0 0 00 0 0 01 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 10 0 0 01 1 1 11 1 1 10 0 0 00 0 0
26、00 0 0 01 1 1 10 0 0 01 1 1 11 1 1 11 1 1 11 1 1 11 1 1 10 0 0 01 1 1 11 1 1 11 1 1 10 0 0 00 0 0 00 0 0 01 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 10 0 0 01 1 1 11 1 1 11 1 1 11 1 1 10 0 0 00 0 0 01 1 1 10 0 0 00 0 0 01 1 1 11 1 1 11 1 1 10 0 0 01 1 1 11 1 1 11 1 1 11 1 1 11 1 1 10 0 0 00 0 0 01 1 1
27、 10 0 0 01 1 1 11 1 1 11 1 1 10 0 0 01 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 10 0 0 00 0 0 01 1 1 11 1 1 10 0 0 01 1 1 10 0 0 01 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 10 0 0 00 0 0 01 1 1 11 1 1 11 1 1 10 0 0 01 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 1例例1 下图为两片下图为两片74LS138扩展的扩展的4线线-1
28、6线译码器，线译码器，试分析其工作原理。试分析其工作原理。解：解： 由图可知片由图可知片1为高位，片为高位，片0为低位。为低位。A3、 A2 、A1 、A0为为4个输入端。个输入端。当当A A3 3为0 0时，片，片1 1的的G G1 1=0=0，禁止，禁止译码，高，高8 8位位输出全出全为1 1；而；而，低低8 8位有有效位有有效输出。出。此时，片此时，片0的的G1=1，时，译码器工作，时，译码器工作，当当A3为为1时，片时，片1的的G1=1， 高高8位有有效输出，而片位有有效输出，而片0此时有此时有 输出全为输出全为1。 ，时，译码器工作，时，译码器工作，禁止译码，低禁止译码，低8位位例例
29、2 用用74LS13874LS138实现逻辑函数函数。解：解： 将函数表达式写成最小项之和将函数表达式写成最小项之和 将输入变量将输入变量A、B、C分别接入输入端，注意高位和低位分别接入输入端，注意高位和低位的接法，使能端接有效电平，由于的接法，使能端接有效电平，由于74LS138输出为反码输出为反码输出，需要再将输出，需要再将F变换一下：变换一下： 逻辑电路图逻辑电路图 注意：使用中规模集成译码器实现逻辑函数时，译码器的输入注意：使用中规模集成译码器实现逻辑函数时，译码器的输入端个数要和逻辑函数变量的个数相同，并且需要将逻辑函数化端个数要和逻辑函数变量的个数相同，并且需要将逻辑函数化成最小项
30、表达式。成最小项表达式。2二二-十进制译码器十进制译码器 常用的有常用的有8421BCD码码集成译码器集成译码器74HC42， 将输入的将输入的BCD码译成十码译成十个输出信号，有个输出信号，有4个输入端，个输入端， 10个输出端，常称为个输出端，常称为4线线-10线译码器。线译码器。 引脚图引脚图 其工作原理与其工作原理与74138基本相同。基本相同。 74HC42输出为低电平有效，输出为低电平有效，如输入为如输入为1001时，输出端仅时，输出端仅Y9为低电平，其他输出端为高电平，为低电平，其他输出端为高电平，对应于十进制数对应于十进制数9。当输入超过当输入超过09范围时，输出范围时，输出均
31、为高电平，无有效译码输出，均为高电平，无有效译码输出，这超出范围的六个代码这超出范围的六个代码10101111称为伪码，显然，电路具称为伪码，显然，电路具有拒绝伪码的功能。有拒绝伪码的功能。3显示译码器显示译码器 数码显示电路通常包括显示译码器、驱动电路和显示器数码显示电路通常包括显示译码器、驱动电路和显示器等部分。等部分。 （1）数码显示器件。）数码显示器件。 -用来显示数字、文字或其他符号用来显示数字、文字或其他符号 。按发光物质：按发光物质： 半导体发光二极管数码管（半导体发光二极管数码管（LED数码管）、数码管）、辉光数码管、荧光数码管、液晶显示器辉光数码管、荧光数码管、液晶显示器（L
32、CD）、等离子显示板等；）、等离子显示板等； 按组成方式：按组成方式： 分段式显示器、点阵式显示器等。分段式显示器、点阵式显示器等。 由发光二极管构成的七段显示器（由发光二极管构成的七段显示器（LED数码管）数码管） ag七个发光二极管分段封装而成，共阳极接法将各段阳七个发光二极管分段封装而成，共阳极接法将各段阳极接在一起作为公共阳极接到高电平，需要某段发光，则将相极接在一起作为公共阳极接到高电平，需要某段发光，则将相应二极管的阴极接低电平，共阴极接法反之。应二极管的阴极接低电平，共阴极接法反之。（2）七段集成显示译码器。）七段集成显示译码器。 将需要显示的十进制数的代码经过译码器译出送将需要
33、显示的十进制数的代码经过译码器译出送到到LED数码管，点亮相应的段即可在数码管上显示十数码管，点亮相应的段即可在数码管上显示十进制数进制数 。 例如，要显示数字例如，要显示数字7，其，其8421BCD码为码为0111，经译码器，经译码器输出后应使输出后应使a、b、c输出端有效，对应段能点亮即可。输出端有效，对应段能点亮即可。 但注意在选用显示译码器但注意在选用显示译码器时要选择正确的驱动方式，共时要选择正确的驱动方式，共阳极接法的阳极接法的LED数码管要选用数码管要选用输出为低电平有效的译码器，输出为低电平有效的译码器，共阴极接法的共阴极接法的LED数码管要选数码管要选用输出为高电平有效的译码
34、器。用输出为高电平有效的译码器。 LED工作电压比较低，且工工作电压比较低，且工作电流不大，一般可以直接用作电流不大，一般可以直接用显示译码器驱动显示译码器驱动LED数码管。数码管。 74HC4511引脚图引脚图 74HC4511是常用的是常用的CMOS七段显示译码器，七段显示译码器， A3、A2、 A1、A0为输入端，输入为输入端，输入8421BCD码，码，ag为七段输出，为七段输出，输出高电平有效，可用来驱动共阴极输出高电平有效，可用来驱动共阴极LED数码管。数码管。为测试输入端，低入端，低电平有效，当平有效，当时时ag输出全为输出全为1，用于检查译码器和，用于检查译码器和LED数数码管是
35、否能正常工作管是否能正常工作。 数据时，可强制将不需要显示的位消去。如四位数码管，某数据时，可强制将不需要显示的位消去。如四位数码管，某时刻只需显示最低的两位数据，则可以让最高两位数据的时刻只需显示最低的两位数据，则可以让最高两位数据的为灭灯输入端，低电平有效，显示多位为灭灯输入端，低电平有效，显示多位数码管的数码管的，达到最高两位消显的目的，易读结果。达到最高两位消显的目的，易读结果。 LE为锁存使能端，输入码在为锁存使能端，输入码在LE由由0跳变为跳变为1时被锁存，时被锁存，译码器输出只取决于此时锁存器中的内容，输入端的变化将译码器输出只取决于此时锁存器中的内容，输入端的变化将不再引起输出
36、端的变化，即此时输出将保持不变。不再引起输出端的变化，即此时输出将保持不变。 74HC4511功能表功能表 功能功能功能功能/ / / /数数数数字字字字输输 入入入入输输 出出出出显显示示示示LELELELEA A A A3 3 3 3A A A A2 2 2 2A A A A1 1 1 1A A A A0 0 0 0a a a ab b b bc c c cd d d de e e ef f f fg g g g测试测试0 0 0 01 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 1全全全全显显灭灭灯灯灯灯0 0 0 01 1 1 10 0
37、0 00 0 0 00 0 0 00 0 0 00 0 0 00 0 0 00 0 0 0全全全全灭灭锁锁存存存存1 1 1 11 1 1 11 1 1 1维维持不持不持不持不变变维维持持持持0 0 0 00 0 0 01 1 1 11 1 1 10 0 0 00 0 0 00 0 0 00 0 0 01 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 10 0 0 00 0 0 01 1 1 10 0 0 01 1 1 11 1 1 10 0 0 00 0 0 00 0 0 01 1 1 10 0 0 01 1 1 11 1 1 10 0 0 00 0 0 00
38、 0 0 00 0 0 01 1 1 12 2 2 20 0 0 01 1 1 11 1 1 10 0 0 00 0 0 01 1 1 10 0 0 01 1 1 11 1 1 10 0 0 01 1 1 11 1 1 10 0 0 01 1 1 12 2 2 23 3 3 30 0 0 01 1 1 11 1 1 10 0 0 00 0 0 01 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 10 0 0 00 0 0 01 1 1 13 3 3 34 4 4 40 0 0 01 1 1 11 1 1 10 0 0 01 1 1 10 0 0 00 0 0 0
39、0 0 0 01 1 1 11 1 1 10 0 0 00 0 0 01 1 1 11 1 1 14 4 4 45 5 5 50 0 0 01 1 1 11 1 1 10 0 0 01 1 1 10 0 0 01 1 1 11 1 1 10 0 0 01 1 1 11 1 1 10 0 0 01 1 1 11 1 1 15 5 5 56 6 6 60 0 0 01 1 1 11 1 1 10 0 0 01 1 1 11 1 1 10 0 0 00 0 0 00 0 0 01 1 1 11 1 1 11 1 1 11 1 1 11 1 1 16 6 6 61010101011111111六个代码
40、，输出均为低电平，显示器不显示。六个代码，输出均为低电平，显示器不显示。例例 七段显示译码电路如图（七段显示译码电路如图（a），对于图（），对于图（b）所示的输）所示的输入波形，分析在入波形，分析在LED数码管上的显示结果。数码管上的显示结果。 解：解： 由于由于 所以只需考虑所以只需考虑LE的控制作用。的控制作用。、 当当LE=0时，译码器正常工作，输入代码时，译码器正常工作，输入代码ABCD有效，有效，LED数数 码数码管依次显示码数码管依次显示3、8、5。当当LE由由0跳变到跳变到1时，输入为时，输入为0101，即数字，即数字5被锁存，当被锁存，当LE=1时，即使输入代码发生了变化，时，
41、即使输入代码发生了变化，LED数码管仍维持显示数字数码管仍维持显示数字5。 1数据选择器数据选择器 实现数据选择功能的逻辑电路，根据地址码的要求，从实现数据选择功能的逻辑电路，根据地址码的要求，从多路输入数据中选择其中一路输出的电路。多路输入数据中选择其中一路输出的电路。 一般，有一般，有2n根输入线和一根输出线，根输入线和一根输出线，n根选择控制线，因根选择控制线，因此根据输入线的个数也称为此根据输入线的个数也称为2n选一数据选择器选一数据选择器 。6.3 数据选择器数据选择器和和数据分配器数据分配器常用的八选一集成数据选择器常用的八选一集成数据选择器74HC151：引脚图引脚图 A2、A1
42、、A0三位地址输入三位地址输入端，可实现八个数据源端，可实现八个数据源D0D7的选择。的选择。为反相输出；为反相输出；为片选信号，低电平为片选信号，低电平输出端输出端Y为同相输出；为同相输出；有效。有效。74HC151功能表功能表 输输 入入入入输输 出出出出A A A A2 2 2 2A A A A1 1 1 1A A A A0 0 0 0Y Y Y Y1 1 1 10 0 0 01 10 0 0 00 0 0 00 0 0 00 0 0 0D D D D0 0 0 00 0 0 00 0 0 00 0 0 01 1 1 1D D D D1 1 1 10 0 0 00 0 0 01 1 1
43、10 0 0 0D D D D2 2 2 20 0 0 00 0 0 01 1 1 11 1 1 1D D D D3 3 3 30 0 0 01 1 1 10 0 0 00 0 0 0D D D D4 4 4 40 0 0 01 1 1 10 0 0 01 1 1 1D D D D5 5 5 50 0 0 01 1 1 11 1 1 10 0 0 0D D D D6 6 6 60 0 0 01 1 1 11 1 1 11 1 1 1D D D D7 7 7 7时，数据，数据选择器工作，器工作，输出出Y Y的的表达式为：表达式为：由功能表，可知由功能表，可知 其中其中mi为为A2A1A0的最小项
44、，设的最小项，设A2A1A0=110，由最，由最小项性质知此时只有小项性质知此时只有m6取值为取值为1，所以，所以Y=D6，也就是数，也就是数据据D6被选择传送到输出端。被选择传送到输出端。 时，数据选择器不工作。时，数据选择器不工作。 另外，当数据源较多时，利用片选信号可以方便的实现另外，当数据源较多时，利用片选信号可以方便的实现功能扩展。功能扩展。 例例1 如图所示为两片如图所示为两片74HC151扩展成的一个十六选一扩展成的一个十六选一的数据选择器，试说明其工作原理。的数据选择器，试说明其工作原理。 解： A3A2A1A0为十六选一数据选择器的地址输入端。为十六选一数据选择器的地址输入端
45、。非门和片非门和片1的的相连，相连，A3和片和片0的 直接相连。直接相连。 A3经过当当A3=1时时， ，片片0不工作，输出端不工作，输出端Y0=0， ，片片1工作，两个互补输出端输出数据，由于工作，两个互补输出端输出数据，由于 ； 所以总输出端输出与片所以总输出端输出与片1输出相同。输出相同。，片片1不工作，输出端不工作，输出端Y1=0， 而而 ，片片0工作，工作，当当A3=0时，时，总输出端输出总输出端输出与片与片0输出输出相同，从而相同，从而实现十六选实现十六选一的功能。一的功能。，例例2 用用74HC151实现函数实现函数 解：解： 74HC151的输出的输出 所以先将函数写成最小项表
46、达式：所以先将函数写成最小项表达式：比较可知：比较可知：D0=D1=D3=D5=D6=D7=1D2=D4=0 这里利用数据输入作为控制信号来产生逻辑函数，变量这里利用数据输入作为控制信号来产生逻辑函数，变量A、B、C从地址端输入构成最小项从地址端输入构成最小项mi，当，当Di=1时，相应的最小项在输时，相应的最小项在输出表达式中出现，当出表达式中出现，当Di=0时，相应的最小项不出现，从而实现时，相应的最小项不出现，从而实现需要的逻辑函数。需要的逻辑函数。画出逻辑图。画出逻辑图。 且只需要把函数变换成最小项表达式，而不需要进行函数化且只需要把函数变换成最小项表达式，而不需要进行函数化简，使用方
47、便，但要注意简，使用方便，但要注意地址输入端地址输入端变量的接法。变量的接法。 2数据分配器数据分配器 数据分配器是数据选择数据分配器是数据选择器的逆过程。根据地址信号器的逆过程。根据地址信号的要求，将一路数据分配到的要求，将一路数据分配到指定输出通道上去的电路，指定输出通道上去的电路，称为数据分配器。称为数据分配器。 通常数据分配器有一根通常数据分配器有一根输入线，输入线，n根地址控制线，根地址控制线，2n根数据输出线，因此根据根数据输出线，因此根据输出线的个数也称为输出线的个数也称为2n路数路数据分配器据分配器 用用74LS138译码器实现的数据分配器译码器实现的数据分配器 译码器的三个输
48、入端译码器的三个输入端A2 、A1 、A0作为选择通作为选择通道用的地址信号输入，道用的地址信号输入，八个输出端作为数据输八个输出端作为数据输出通道，三个控制端接出通道，三个控制端接法如下：法如下： 接低电平，接低电平，G1接高电平，接高电平， 接数据线接数据线D作为数据输入。作为数据输入。 工作原理：工作原理： 设地址信号为设地址信号为001，即选择的是，即选择的是 通道。而数据线上数据只有通道。而数据线上数据只有两种：当两种：当D=1时，时， 不工作，输出全为不工作，输出全为1，即有，即有，根据译码器功能表知此时译码器，根据译码器功能表知此时译码器通道输出也为通道输出也为1；当；当D=0时
49、，时， ，且且 ，G1=1，此此时译码器工作，根据地址译码器工作，根据地址信号，应是信号，应是 输出有效低电平，输出有效低电平，即有即有通道输出为通道输出为0，因此，因此， 被分配到了被分配到了不论不论D为何值，总有为何值，总有 出和出和D相同，也就是说数据相同，也就是说数据D通道输通道输通道。通道。 同理，当地址信号为其他同理，当地址信号为其他通道时，数据通道时，数据D D也相应的被分配也相应的被分配到这些通道上去了。到这些通道上去了。 74LS138实现的数据分配器功能表实现的数据分配器功能表 输输 入入入入输输 出出出出G G G G1 1 1 1A A A A2 2 2 2A A A
50、A1 1 1 1A A A A0 0 0 01 1 1 1D D D D0 0 0 00 0 0 00 0 0 00 0 0 01 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 1D D D D1 1 1 1D D D D0 0 0 00 0 0 00 0 0 01 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 1D D D D1 1 1 11 1 1 1D D D D0 0 0 00 0 0 01 1 1 10 0 0 01 1 1 11 1 1 11 1 1 11 1 1 11 1 1 1D D D
51、 D1 1 1 11 1 1 11 1 1 1D D D D0 0 0 00 0 0 01 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 1D D D D1 1 1 11 1 1 11 1 1 11 1 1 1D D D D0 0 0 01 1 1 10 0 0 00 0 0 01 1 1 11 1 1 11 1 1 1D D D D1 1 1 11 1 1 11 1 1 11 1 1 11 1 1 1D D D D0 0 0 01 1 1 10 0 0 01 1 1 11 1 1 11 1 1 1D D D D1 1 1 11 1 1 11 1 1 11 1
52、1 11 1 1 11 1 1 1D D D D0 0 0 01 1 1 11 1 1 10 0 0 01 1 1 1D D D D1 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 1D D D D0 0 0 01 1 1 11 1 1 11 1 1 1D D D D1 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 16.6.1 加法器加法器 计算机这样的数字系统中经常要进行各种信息处理，而这计算机这样的数字系统中经常要进行各种信息处理，而这些处理总是依赖于算术运算和逻辑运算，加、减、乘、除这些处理总是
53、依赖于算术运算和逻辑运算，加、减、乘、除这些算术运算都是转化为加法运算来实现的，因此加法运算是些算术运算都是转化为加法运算来实现的，因此加法运算是整个运算电路的核心。整个运算电路的核心。能够完成二进制加法运算的逻辑电路。能够完成二进制加法运算的逻辑电路。1半加器半加器半半 加：加： 在做二进制加法运算时只考虑两个加数本身，而在做二进制加法运算时只考虑两个加数本身，而不考虑低位有无进位不考虑低位有无进位 。半加器：半加器： 实现半加运算的逻辑电路。实现半加运算的逻辑电路。 加法器：加法器：6.6 6.6 加法器和数值比较器加法器和数值比较器 设设Ai、Bi为两个为两个1位二进制加数，位二进制加数
54、，Si为两数的和，为两数的和，Ci为向高位产生的进位。根据二进制加法运算规则为向高位产生的进位。根据二进制加法运算规则得：得：输输 入入入入输输 出出出出A A A Ai i i iB B B Bi i i iS S S Si i i iC C C Ci i i i0 0 0 00 0 0 00 0 0 00 0 0 00 0 0 01 1 1 11 1 1 10 0 0 01 1 1 10 0 0 01 1 1 10 0 0 01 1 1 11 1 1 10 0 0 01 1 1 1逻辑函数表达式：逻辑函数表达式： 半加器真值表半加器真值表即半加器可以由异或门和与门组成即半加器可以由异或门和
55、与门组成 ：全加全加 在做二进制加法运算时不仅考虑了两个加在做二进制加法运算时不仅考虑了两个加数本身，还考虑了来自相邻低位的进位，数本身，还考虑了来自相邻低位的进位，把这把这3个数相加，并根据求和结果给出向高个数相加，并根据求和结果给出向高位的进位信号。位的进位信号。全加器全加器 实现全加运算的逻辑电路。实现全加运算的逻辑电路。 2全加器全加器设设Ai、Bi为本位两个加数，低位来的进位为为本位两个加数，低位来的进位为Ci-1， Si为和，为和，Ci为向高位产生的进位。为向高位产生的进位。 输输 入入入入输输 出出出出AiAiAiAiBiBiBiBiCi-1Ci-1Ci-1Ci-1SiSiCiC
56、i0 0 0 00 0 0 00 0 0 00 0 0 00 0 0 00 0 0 00 0 0 01 1 1 10 0 0 00 0 0 01 1 1 10 0 0 01 1 1 10 0 0 00 0 0 01 1 1 11 1 1 10 0 0 01 1 1 11 1 1 10 0 0 00 0 0 01 1 1 10 0 0 01 1 1 10 0 0 01 1 1 10 0 0 01 1 1 11 1 1 11 1 1 10 0 0 01 1 1 11 1 1 11 1 1 11 1 1 11 1 1 11 1 1 1全全加加器器真真值值表表由真值表可得全加器的逻辑表达式：由真值表可
57、得全加器的逻辑表达式： 全加器的逻辑图和符号全加器的逻辑图和符号 3多位数加法器多位数加法器 将多个全加器串行进位的方法就可组成多位数加将多个全加器串行进位的方法就可组成多位数加法器法器 。例例用用4个全加器组成两个个全加器组成两个4位二进制数相加运算的位二进制数相加运算的加法器。加法器。 特点：电路简单，但速度较慢。特点：电路简单，但速度较慢。 6.6.2 6.6.2 数值比较器数值比较器1一位数值比较器一位数值比较器实现两个一位二进制数数值比较的逻辑电路。实现两个一位二进制数数值比较的逻辑电路。 设设A和和B是两个是两个1位二进位二进制数，制数， A和和B的取值只能的取值只能为为0和和1，
58、以，以A、B作为输入作为输入变量，变量，Y AB 、Y ABABABABY Y Y Y ABABABABABABABY Y Y Y ABABABABAB=A B=A BY Y ABA1ABY Y ABABY Y ABAB 、Y ABABABABY Y Y Y ABABABA B B B B1 1 1 11 1 1 10 0 0 00 0 0 0A A A A1 1 1 1 B B B B B B B0 0 0 01 1 1 10 0 0 00 0 0 0A A A A1 1 1 1= B= B= B= B1 1 1 1A A A A0 0 0 0 B B BB 、Y AB 、I AB =1 ，
59、I ABI ABY ABABABABI I I I ABABABABABABABF F F F ABABABA B B B B3 3 3 31 1 1 10 0 0 00 0 0 0A A A A3 3 3 3 B B B B B B B2 2 2 21 1 1 10 0 0 00 0 0 0A A A A3 3 3 3= B= B= B= B3 3 3 3A A A A2 2 2 2 B B B B B B B1 1 1 11 1 1 10 0 0 00 0 0 0A A A A3 3 3 3= B= B= B= B3 3 3 3A A A A2 2 2 2= B= B= B= B2 2 2
60、 2A A A A1 1 1 1 B B B B B B B0 0 0 01 1 1 10 0 0 00 0 0 0A A A A3 3 3 3= B= B= B= B3 3 3 3A A A A2 2 2 2= B= B= B= B2 2 2 2A A A A1 1 1 1= B= B= B= B1 1 1 1A A A A0 0 0 0 B B BB 、I AB、I A=B端相连接，依次类推。端相连接，依次类推。 将将16位数据按高低顺序分四组，先并行进行每组位数据按高低顺序分四组，先并行进行每组4位的比较，位的比较，比较的结果再送到比较的结果再送到74HC85进行比较后得到最终比较结果。
61、进行比较后得到最终比较结果。用用74HC85并联组成的并联组成的16位数值比较器位数值比较器 显然，若扩展相同位数的数值比较器，并联方式要比级联方显然，若扩展相同位数的数值比较器，并联方式要比级联方式式多用一片芯片多用一片芯片，但并联的方式可以获得，但并联的方式可以获得较高的运行速度较高的运行速度。 6.7 组合逻辑电路中的竞争冒险组合逻辑电路中的竞争冒险6.7.1 产生竞争冒险的原因产生竞争冒险的原因6.7.2 冒险现象的判别冒险现象的判别6.7.3 消除竞争冒险的方法消除竞争冒险的方法任何一个逻辑门电路都具有一定的任何一个逻辑门电路都具有一定的传输延迟传输延迟时间，当时间，当输入信号发生瞬
62、间转换时，输出信号不可能同时发生变化，输入信号发生瞬间转换时，输出信号不可能同时发生变化，而是要滞后一段时间才变化。而是要滞后一段时间才变化。 在实际电路中，传输延迟往往会产生违反逻辑的干扰在实际电路中，传输延迟往往会产生违反逻辑的干扰输出，甚至会引起系统的误动作，给生产带来危害。输出，甚至会引起系统的误动作，给生产带来危害。竞争冒险竞争冒险就是这样的一个问题，所以有必要了解组就是这样的一个问题，所以有必要了解组合逻辑电路在状态转换过程中的工作情况，提前采取措合逻辑电路在状态转换过程中的工作情况，提前采取措施，确保电路能稳定可靠的工作。施，确保电路能稳定可靠的工作。6.7.1 产生竞争冒险的原
63、因产生竞争冒险的原因竞争竞争 由于逻辑门电路存在延迟时间，且输入信号到达同一由于逻辑门电路存在延迟时间，且输入信号到达同一器件时所经历的路径也可能不同，从而引起几个输入器件时所经历的路径也可能不同，从而引起几个输入信号到达同一地点时有先有后的现象信号到达同一地点时有先有后的现象 。冒险冒险 竞争若使电路输出出现违背逻辑关系的尖峰脉冲（干竞争若使电路输出出现违背逻辑关系的尖峰脉冲（干扰脉冲或毛刺），即使得真值表所描述的逻辑关系受扰脉冲或毛刺），即使得真值表所描述的逻辑关系受到短暂的破坏，产生错误的输出到短暂的破坏，产生错误的输出 。注意注意不是所有竞争都会引起错误输出（冒险）不是所有竞争都会引起
64、错误输出（冒险） ，但在实际，但在实际电路中信号的变化快慢有一定随机性，很难预测哪些电路中信号的变化快慢有一定随机性，很难预测哪些信号变化会产生冒险，因此，只能说存在竞争就有可信号变化会产生冒险，因此，只能说存在竞争就有可能产生冒险，这种现象就统称为能产生冒险，这种现象就统称为竞争冒险竞争冒险。 1型冒险型冒险 输出函数表达式输出函数表达式输入信号输入信号X可以经过两条路径到达与门：一条可以经过两条路径到达与门：一条直接到达，一条要经过非门后到达。直接到达，一条要经过非门后到达。设逻辑门延迟时间均为设逻辑门延迟时间均为tpd且信号允许突变，则由于且信号允许突变，则由于非门延迟时间的影响，由图知
65、，信号非门延迟时间的影响，由图知，信号X由低电平突变到高由低电平突变到高电平的瞬间电平的瞬间 要比要比X延迟延迟1个个tpd的时间才跳变，此时间差就会引起的时间才跳变，此时间差就会引起一次竞争，因此变量一次竞争，因此变量X具有竞争能力。具有竞争能力。 竞争的结果在这段时间内产生了不该有的正向干竞争的结果在这段时间内产生了不该有的正向干扰脉冲，即发生了冒险，因为干扰脉冲是正向的，所扰脉冲，即发生了冒险，因为干扰脉冲是正向的，所以称为以称为1型冒险。型冒险。0型冒险型冒险 输出输出: 同理，变量同理，变量X也具有竞争能力。由于非门延迟时间的影响，也具有竞争能力。由于非门延迟时间的影响，竞争的结果使
66、输出端出现了一个不该有的负向干扰脉冲，竞争的结果使输出端出现了一个不该有的负向干扰脉冲，如图（如图（b）所示，因为干扰脉冲是负向的，所以称为）所示，因为干扰脉冲是负向的，所以称为0型冒型冒险。险。6.7.2 竞争冒险的判断竞争冒险的判断代数法代数法一般，具有竞争能力的变量，若其表达式具有一般，具有竞争能力的变量，若其表达式具有 若表达若表达的形式，则有可能产生的形式，则有可能产生0型冒险。型冒险。 的形式，则有可能产生的形式，则有可能产生1型冒险；型冒险；式具有式具有 因此，对于组合逻辑电路，写出函数表达式后，先因此，对于组合逻辑电路，写出函数表达式后，先找出具有竞争能力的变量，然后求出其他逻
67、辑变量的取找出具有竞争能力的变量，然后求出其他逻辑变量的取值发生变化时的逻辑函数表达式，根据表达式中值发生变化时的逻辑函数表达式，根据表达式中或或 的形式，来判别是否存在冒的形式，来判别是否存在冒是否出现是否出现险及冒险的类别。险及冒险的类别。 在组合逻辑电路中，是否存在冒险现象，可通过逻辑在组合逻辑电路中，是否存在冒险现象，可通过逻辑函数来判别。函数来判别。例例 已知电路逻辑函数表达式为已知电路逻辑函数表达式为 判断此电路是否存在冒险。判断此电路是否存在冒险。解：解： 变量变量B具有竞争能力，将具有竞争能力，将A、C的各种取值组合列的各种取值组合列出并求出对应表达式如表所示。出并求出对应表达
68、式如表所示。 A A A AC C C CF F F F0 0 0 00 0 0 00 0 0 01 1 1 11 1 1 10 0 0 0B B B B1 1 1 11 1 1 11 1 1 1由表知，当由表知，当A=C=0A=C=0时，有，有该电路可能路可能发生生1 1型冒型冒险。 真值表真值表 6.7.3 消除竞争冒险的方法消除竞争冒险的方法1修改逻辑设计，增加冗余项或消去互补变量修改逻辑设计，增加冗余项或消去互补变量 在逻辑函数表达式在逻辑函数表达式 当当A=C=0时存在时存在1型冒险，若将其展开：型冒险，若将其展开： 消去互补变量消去互补变量 ，则当，则当A=C=0时时F恒为恒为0，
69、也，也例例 中，中， 不会产生冒险。不会产生冒险。2引入选通脉冲引入选通脉冲 在电路中可能产生冒险的门电路上引入一个选通脉在电路中可能产生冒险的门电路上引入一个选通脉冲控制门打开的时刻，如图冲控制门打开的时刻，如图 当输入信号发生跳变时，选通脉冲使门电路处于关闭当输入信号发生跳变时，选通脉冲使门电路处于关闭状态，当输入稳定后，选通脉冲将门打开，避免了冒险。状态，当输入稳定后，选通脉冲将门打开，避免了冒险。 4增加滤波电容增加滤波电容 竞争冒险产生的干扰脉冲一般都很窄，通常在竞争冒险产生的干扰脉冲一般都很窄，通常在几十纳秒以内，如果逻辑电路工作速度不是很高，几十纳秒以内，如果逻辑电路工作速度不是
70、很高，可以在输出端并联一个小的滤波电容，利用电容两可以在输出端并联一个小的滤波电容，利用电容两端电压不能突变的特点来起到平滑的作用。端电压不能突变的特点来起到平滑的作用。3加封锁脉冲加封锁脉冲 在输入信号产生竞争冒险的时间内，引入一个在输入信号产生竞争冒险的时间内，引入一个脉冲将可能产生尖峰干扰信号的门封锁住。封锁脉脉冲将可能产生尖峰干扰信号的门封锁住。封锁脉冲应在输入信号转换前到来，转换结束后消失。冲应在输入信号转换前到来，转换结束后消失。 因此，在实际工作中还要根据实际情况来选因此，在实际工作中还要根据实际情况来选择使用。择使用。 增加增加滤波电容滤波电容的方法简单易行，但同时也使的方法简
71、单易行，但同时也使得输出波形的上升沿和下降沿变坏，只适用于对得输出波形的上升沿和下降沿变坏，只适用于对输出波形要求不严格的情况。输出波形要求不严格的情况。 引入引入选通脉冲选通脉冲的方法需要注意信号的同步，的方法需要注意信号的同步，对选通脉冲的要求较高。对选通脉冲的要求较高。 以上是常用的几种方法，修改逻辑设计的方以上是常用的几种方法，修改逻辑设计的方法适用范围有限，但效果较好；法适用范围有限，但效果较好；本章小结本章小结1 1如果一个电路在任意时刻的输出仅取决如果一个电路在任意时刻的输出仅取决于该时刻的输入，而与输入信号作用前电于该时刻的输入，而与输入信号作用前电路所处的状态无关，该电路就称
72、为组合逻路所处的状态无关，该电路就称为组合逻辑电路。组合逻辑电路具有以下结构特点：辑电路。组合逻辑电路具有以下结构特点：u电路中无记忆单元电路中无记忆单元u由门电路构成由门电路构成u输入输出无反馈通路输入输出无反馈通路2 2组合逻辑电路的分析和设计。组合逻辑电路的分析和设计。 分析电路分析电路-根据给定的逻辑电路找出它所能实现根据给定的逻辑电路找出它所能实现的功能或特点，一般按以下步骤进行：的功能或特点，一般按以下步骤进行：设计电路-根据实际的功能要求来设计出具体的符合要求的逻辑电路，要求电路形式最简，一般按以下步骤进行：3 3常用组合逻辑器件常用组合逻辑器件把二进制代码转换为相应的输出信号或
73、另把二进制代码转换为相应的输出信号或另一种形式的代码。常用的译码器有二进制一种形式的代码。常用的译码器有二进制译码器、二译码器、二- -十进制译码器、显示译码器等，十进制译码器、显示译码器等，是数字系统中应用最为广泛的器件之一。是数字系统中应用最为广泛的器件之一。将含有特定意义的数字、符号等信息用二将含有特定意义的数字、符号等信息用二进制代码表示，利用优先编码器可以提高进制代码表示，利用优先编码器可以提高编码可靠性。编码可靠性。编码器编码器译码器译码器数值比较器数值比较器 比较数值大小，经常应用于一些判比较数值大小，经常应用于一些判别电路中。别电路中。 加法器加法器 算术运算电路的核心单元，可
74、以完算术运算电路的核心单元，可以完成数字系统中加、减、乘、除及更成数字系统中加、减、乘、除及更复杂的算术运算。复杂的算术运算。 中规模组合逻辑器件除具有自身基本功能外，中规模组合逻辑器件除具有自身基本功能外，通常都还有各种通常都还有各种使能端使能端和和扩展端扩展端，便于构成较复，便于构成较复杂的逻辑系统。杂的逻辑系统。4 4 目前，设计组合电路可优先考虑选用中规模目前，设计组合电路可优先考虑选用中规模集成电路，以降低成本提高电路可靠性，学习集成电路，以降低成本提高电路可靠性，学习时要注意掌握各种常用器件的性能，灵活运用。时要注意掌握各种常用器件的性能，灵活运用。5 5 应用中规模组合逻辑器件进行电路设计时要注意：应用中规模组合逻辑器件进行电路设计时要注意：u将逻辑函数变换成与所选用器件函数相类似将逻辑函数变换成与所选用器件函数相类似的形式，以使电路中所使用的芯片个数最少。的形式，以使电路中所使用的芯片个数最少。u同类别的组合逻辑器件有多种不同型号，同类别的组合逻辑器件有多种不同型号，要充分要充分 考虑设计要求和功能来选用器件，尽考虑设计要求和功能来选用器件，尽量用较简单和较少的器件来实现。量用较简单和较少的器件来实现。u对多余的端子作适当处理（对多余的端子作适当处理（TTLTTL或或CMOSCMOS型器型器件）。件）。
