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1、第第1313章章 门电路和组合逻辑电路门电路和组合逻辑电路 13.1 13.1 基本门电路及其组合基本门电路及其组合 13.213.2 TTLTTL门电路门电路 13.4 13.4 组合逻辑电路的分析和设计组合逻辑电路的分析和设计 13.513.5 加法器加法器 13.6 13.6 编码器编码器 13.7 13.7 译码译码器器 ( (13.913.9 应用举例应用举例) )1. 电子电路中的信号分为两大类电子电路中的信号分为两大类：一类称为模拟信号，它是指时一类称为模拟信号，它是指时间上和数值上的变化都是连续间上和数值上的变化都是连续平滑的信号，如图平滑的信号，如图（a）(a)一类信号称为数
2、字信号，它一类信号称为数字信号，它是指时间上和数值上的变化是指时间上和数值上的变化都是不连续的，如图都是不连续的，如图（b）(b)13.113.1基本门电路及其组合基本门电路及其组合 13.1.113.1.1逻辑电路的基本概念逻辑电路的基本概念 trtfUm0.9Um0.5Um0.1Um脉宽脉宽 tw周期周期 T实际的矩形波实际的矩形波 数字电路所研究的问题和模拟电路相比有以下几个数字电路所研究的问题和模拟电路相比有以下几个主要不同点：主要不同点： （1）数字电路中的信号在时间上是离散的脉冲）数字电路中的信号在时间上是离散的脉冲信号，而模拟电路中的信号是随时间连续变化的信号。信号，而模拟电路中
3、的信号是随时间连续变化的信号。 （2）数字电路所研究的是电路的输入）数字电路所研究的是电路的输入输出之间输出之间的的逻辑逻辑关系，而模拟电路则是研究电路的输入输出之关系，而模拟电路则是研究电路的输入输出之间的大间的大 小、相位等问题。小、相位等问题。 （3）在两种电路中，晶体管的工作状态不同。数字）在两种电路中，晶体管的工作状态不同。数字电路中晶体管工作在开关状态，也就是交替地工作在电路中晶体管工作在开关状态，也就是交替地工作在饱和饱和与与截止截止两种状态，而在模拟电路中晶体管多工作两种状态，而在模拟电路中晶体管多工作在在放大放大状态。状态。饱和区饱和区放大区放大区截止区截止区2 2 、三种基
4、本逻辑关系及门电路、三种基本逻辑关系及门电路 当决定事件的各个条件全部具备之后，当决定事件的各个条件全部具备之后，事件事件 才会发生。才会发生。开关开关A，B串联串联控制控制灯泡灯泡Y：功能表功能表1)与逻辑关系与逻辑关系 ： 二极管与门二极管与门Y=AB真值表真值表 当决定事件的各个条件中有一当决定事件的各个条件中有一个或一个以上具备之后，事件就会发生。个或一个以上具备之后，事件就会发生。开关A，B并联控制灯泡Y:+功能表功能表2 )2 )或逻辑关系：或逻辑关系：二极管或门二极管或门Y=A+B真值表真值表 决定事件的条件只有一个，当决定事件的条件只有一个，当条件具备时，事件不会发生，条件不存
5、在时，条件具备时，事件不会发生，条件不存在时，事件发生。事件发生。开关开关A控制灯控制灯泡泡Y:功能表功能表真值表真值表3 ) 非逻辑关系：非逻辑关系：三极管非门三极管非门真值表真值表1. 与非门与非门 Y=ABCY=A+B+CABC1Y&ABCY&13.1.313.1.3基本逻辑门电路的组合基本逻辑门电路的组合2. 或非门或非门 ABC1Y1ABCY13. 3. 与或非门与或非门Y=AB+CDABCDY&15.同或同或运算：逻辑表达式为：运算：逻辑表达式为：4. 异或异或运算：逻辑表达式为运算：逻辑表达式为：每行相每行相与，各与，各行相或行相或 13.2.1 13.2.1 TTL TTL与非
6、门电路与非门电路13.213.2 TTL TTL门电路门电路ABCY&Y=ABCAFBC00011001010111010011101101111110与非门真值表与非门真值表+5VABCT1R1R2T2T3T4T5R3R5R4Y TTLTTL与非门电路与非门电路3.6V3.6V3.6V0.3V+5VABCT1R1R2T2T3T4T5R3R5R4Y TTLTTL与非门电路与非门电路0V3.6V3.6V3.6VABF&ENEN为控制端且高电平有效，为控制端且高电平有效，即即EN=1时，时，同同TTL与非门，与非门，Y=AB；EN=0时，输出端为高阻状态。时，输出端为高阻状态。A B&ENA B&
7、ENA B&ENA B&EN用三态门接成总线结构用三态门接成总线结构13.2.2 13.2.2 TTLTTL三态门电路三态门电路功能表功能表每一时刻，只有一个每一时刻，只有一个EN有效（有效（EN=1）13. 2. 3 TTL与非门组件与非门组件 TTL与非门组件就是将若干个与非门电与非门组件就是将若干个与非门电路，经过集成电路工艺制作在同一芯片上。路，经过集成电路工艺制作在同一芯片上。 74LS00组件含有组件含有两个输入端的与两个输入端的与非门四个。非门四个。1.基本运算规则基本运算规则 与：与：0 0=0 1=1 0 1 1=1或：或：0+1=1+0=1+1 0+0=0 非：非：0=1
8、1=0推论：推论：A+0=A A+1=1 A 0=0 A=0 A 1=A A+A=1 A+A=A A A=0 A A=A A=A13.4.1逻辑代数逻辑代数13.413.4 组合逻辑电路的分析和设计组合逻辑电路的分析和设计2.逻辑代数的基本定律逻辑代数的基本定律交换律：交换律：A+B=B+A A B=B A结合律：结合律：A+(B+C)=(A+B)+C A (B C)=(A B) C分配律：分配律：A(B+C)=A B+A C A+B C=(A+B) (A+C)反演定理：反演定理：A B=A+BA+B=A B吸收规则：吸收规则：A+AB=A+B逻辑函数表达式：逻辑函数表达式： 与或式与或式与非
9、式与非式与或非式与或非式？3. 利用逻辑代数公式化简利用逻辑代数公式化简例：化简例：化简 Y=ABC+ABD+ABC+CD+BD解：解：Y=ABC+ABC+CD+B(AD+D)= ABC+ABC+CD+B(A+D)= ABC+ABC+CD+BA+BD=AB +ABC+CD+BD=B(A+AC)+CD+BD=B(A+C)+CD+BD=BA+BC+CD+BD=BA+B(C+D)+CD=BA+BCD+CD=BA+B+CD=B(A+1)+CD=B+CDA+AB=A+BD+AD=D+A吸收法吸收法例例 ：证明证明AB+AC+BC=AB+AC解：解：AB+AC+BC=AB+AC+(A+A)BC =AB(1
10、+C)+ AC(1+B)=AB+AC+ABC+ABC=AB+AC=AB+ABC+AC+ABCA+A=1加项法加项法Y=ABC+ABC+ABC =ABC+ABC+ABC+ABC =BC(A+A)+AC(B+B)=BC+AC(1) 逻辑代数式逻辑代数式(2) 逻辑图逻辑图Y=BC+A5. 5. 逻辑函数的表示方法逻辑函数的表示方法AB1C&Y1(3) 真值表真值表 将逻辑电路输入变量不同组合状态下所对应的输出变量的取将逻辑电路输入变量不同组合状态下所对应的输出变量的取值一一对应列入一个表中，此表称为逻辑函数的真值表。值一一对应列入一个表中，此表称为逻辑函数的真值表。*(4)卡诺图卡诺图已知组合逻辑
11、电路图，确定它们的逻辑功能。已知组合逻辑电路图，确定它们的逻辑功能。分析步骤：分析步骤：（1）根据逻辑图，写出逻辑函数表达式）根据逻辑图，写出逻辑函数表达式 （2）对逻辑函数表达式化简）对逻辑函数表达式化简 （3）列出真值表）列出真值表 （4）由真值表确定逻辑电路的功能）由真值表确定逻辑电路的功能组合逻辑电路：组合逻辑电路：逻辑电路在某一时刻的输出状态仅逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定。由该时刻电路的输入信号所决定。13.4.2 组合逻辑电路的分析组合逻辑电路的分析&1例例: 分析下图逻辑电路的功能。分析下图逻辑电路的功能。&1&ABYABABABY= AB AB=
12、AB+AB真值表真值表A B Y0 0 10 1 01 0 01 1 1功能功能:当当A、B取值相同时，取值相同时， 输出为输出为1, 是是同或电路同或电路。例例:分析下图逻辑电路的功能。分析下图逻辑电路的功能。Y1=A+B=A BY3=A+B=A BY2=A+BA+B+=(A+B)(A+B)=AB+AB真值表真值表A B Y10 0 00 1 01 0 11 1 0Y2Y31 00 10 01 0功能功能: 当当 AB 时时, Y1=1; 当当 A111根据给定的逻辑要求，设计出逻辑电路图。根据给定的逻辑要求，设计出逻辑电路图。设计步骤：设计步骤：（1）根据逻辑要求，定义输入输出）根据逻辑要
13、求，定义输入输出逻辑变量逻辑变量并并定义定义状态含义状态含义，列出真值表，列出真值表 ； （2）由真值表写出逻辑函数表达式；）由真值表写出逻辑函数表达式；（3）化简逻辑函数表达式；）化简逻辑函数表达式；（4）画出逻辑图。）画出逻辑图。13.4.3 组合逻辑电路的设计组合逻辑电路的设计三三人人表表决决电电路路例：用两输入设计三人表决电路例：用两输入设计三人表决电路10A+5VBCRYABCY00000001101110001111010010111011真值表真值表每行相与，每行相与，各行相或各行相或三人表决电路三人表决电路10A+5VBCRY&Y=AB+AC+BC=AB+AC+BC=AB AC
14、 BC例：设计一个数据分配器，通过控制端例：设计一个数据分配器，通过控制端 E 来选来选择输入择输入 A送至输出端送至输出端 F1还是还是F2。E=0时，时，A送送至至F1, E=1时，时，A送至送至F2。电电路路EAF1F2&1数据分配器电路图数据分配器电路图13.5 加加 法法 器器 两个二进制数相加，称为两个二进制数相加，称为“半加半加”，实，实 现半加操作的电路叫做半加器。现半加操作的电路叫做半加器。S=AB+AB=A+BC=AB真值表真值表A B C0 0 00 1 01 0 1 1 S010 11 01.半加器半加器=1&ABSCS=AB+AB=A+BC=AB半加器逻辑图半加器逻辑
15、图 COSCAB半加器逻辑符号半加器逻辑符号2.全加器全加器输入信号输入信号：加数：加数 被加数被加数从低位来的进位从低位来的进位输出信号输出信号：本位的和：本位的和向高位的进位数向高位的进位数真值表真值表逻辑表达式逻辑表达式F=真值为真值为1各行的乘积项的逻辑和各行的乘积项的逻辑和 1COCO逻辑符号逻辑符号例：求两个四位二进制数的和：例：求两个四位二进制数的和：全加器逻辑图为：全加器逻辑图为：0 0 0 1 1 1 0 1001010110例：试用例：试用74LS248构成一个四位二进制数相加的电路构成一个四位二进制数相加的电路S0S1S2C3A2 B2A1 B12Ci 2S 1Ci 1S
16、2A 2B 2Ci-1 1A 1B 1Ci -174LS1832Ci 2S 1Ci 1S2A 2B 2Ci-1 1A 1B 1Ci -174LS183S3A0 B0A3 B3 74LS183是加法器集成电路组件，含有两个是加法器集成电路组件，含有两个独立的全加器。独立的全加器。全加器、全加器、编码器、译码器、编码器、译码器、数据选择器等数据选择器等常用数字集成组合逻辑电路常用数字集成组合逻辑电路13.6 编编 码码 器器编码编码：用数字或符号来表示某一对象或信号的过程。：用数字或符号来表示某一对象或信号的过程。 n位二进制代码可以表示位二进制代码可以表示2n个信号个信号自然二进制码自然二进制码
17、：按权值计算所对应十进制数的二进制的：按权值计算所对应十进制数的二进制的代码代码8421编码编码：将十进制的十个数：将十进制的十个数0、1、29编成编成4位二进制位二进制的的8421代码代码编编码码器器& +5VR 10Y30 1 2 3 4 5 6 7 8 9 0111Y2Y1Y08421码编码表码编码表13.6 编编 码码 器器数字集成优先编码器数字集成优先编码器74LS147I1 I9：信号信号输入端输入端低电平有效低电平有效Y0Y3：信号输出端信号输出端以反码形式以反码形式 输出输出 译码是编码的反过程，将二进制代码按编码时的译码是编码的反过程，将二进制代码按编码时的原意翻译成有特定意
18、义的输出量原意翻译成有特定意义的输出量。13.7 译码译码器器1. 变量译码器变量译码器若输入变量的数目为若输入变量的数目为n，则输出端的数目，则输出端的数目N=2n例如：例如：2线线4线译码器、线译码器、 3线线8线译码器、线译码器、 4线线16线译码器等。线译码器等。 现以现以3线线8线译码器线译码器74LS138为例说明为例说明VCC Y0 Y1 Y2 Y3 Y4 Y5 Y61 2 3 4 5 6 7 8 A0 A 1 A2 SB SC SA Y7 地地 74LS13816 15 14 13 12 11 10 91 2 3 4 5 6 7 874LS138管脚图管脚图A2 A0是译码器输
19、入端是译码器输入端；Y0 Y7是译码器输出端是译码器输出端，且且低电平有效低电平有效；SC SB SA为三个使能输入为三个使能输入端，只有当它们分别为端，只有当它们分别为0、0、1，译码器才正常译，译码器才正常译码；码；否则不论否则不论A2 A0为何值，为何值，Y0 Y7都输出高电平。都输出高电平。Y0=A2A1A0 Y1A2A1A0 =Y2= A2A1A0 Y7=A2A1A0 1A0 A2 A2 A2 A1 11A1 A1 A0 A0 &.&当当SA=1、SB= SC =0时，才正常译码。时，才正常译码。1SASBSCG1 任何一个三输入变量的逻辑函数都可以用任何一个三输入变量的逻辑函数都可
20、以用74LS138和一个与非门来实现。和一个与非门来实现。 例：用例：用74LS138实现实现Y=AB+BC Y=AB（C+C）+BC（A+A）=ABC+ABC+ABC=ABC+ABC+ABC=ABC ABC ABC=Y3Y6Y774LS138A0 A2 A1 A B CSASBSC1Y3Y6Y7&Y应用举例应用举例工作正常时工作正常时，输入均为，输入均为1，电机转动，蜂鸣器不响，指示灯亮。，电机转动，蜂鸣器不响，指示灯亮。异常时异常时，某个（几个）输入为，某个（几个）输入为0，电机停转，蜂鸣器响，相应指，电机停转，蜂鸣器响，相应指示灯熄灭。示灯熄灭。作业：作业：P398P398405405页页A A选择题：选择题：13.1.113.1.113.4.913.4.9B B基本题：基本题：13.1.413.1.4、13.1.513.1.5、13.4.12(1)(3)(5)13.4.12(1)(3)(5)、13.4.1313.4.13（3 3）（）（4 4）、）、13.4.1613.4.16、13.4.2013.4.20、13.4.2513.4.25
