模拟电路(大连理工大学)

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1、计算机原理讲义8086微处理器第二章 8086微处理器2021/6/71计算机原理讲义指令执行过程1指令的执行过程 取指令取指令 指令译码指令译码 指令执行指令执行 微型计算机的工作过程，也就是不断地取指令、译码和执行的过程，直到遇到停机指令时才结束机器的运行。第2.1节 INTEL8086内部结构 2021/6/72计算机原理讲义8086的基本特征8086CPU是1978年推出，第一代超大规模集成电路（VLSI）微处理器，采用NMOS工艺制造，内含2.9万晶体管。采用40引脚DIP封装。数据总线宽度16位，地址总线宽度20位；可直接寻址空间2201M字节单元；16位数据总线与地址总总线复用线

2、复用。采用单一的+5V电源，一相时钟，时钟频率为5MHz（8086），10MHz（80861），8MHz（80862）。133条指令，指令长度16字节，指令最短执行时间为0.4us（平均0.5us）。2021/6/73计算机原理讲义8086微处理器内部结构28086微处理器内部结构 80868086微处理器内微处理器内部分为执行单元和总部分为执行单元和总线接口单元两部分。线接口单元两部分。执行单元执行单元(EU(EUExecution Unit)Execution Unit)：负：负责指令的译码和执行责指令的译码和执行总线接口单元总线接口单元（BIUBIUBus Interface Bus I

3、nterface UnitUnit）：与系统总线连：与系统总线连接，实现与存储器、接，实现与存储器、I/OI/O口之间的数据传送口之间的数据传送AHAHALALBHBHBLBLCHCHCLCLDHDHDLDLAXAXBXBXCXCXDXDXSPSPBPBPSISIDIDIFLAGFLAGALUALU1 1 2 2 3 3 4 4 5 5 6 6暂存器暂存器CSCSDSDSSSSSESES总线总线控制控制逻辑逻辑EUEU控控制制暂存器暂存器指令队列指令队列(EU)(EU)执行单元执行单元(BIU)(BIU)总线接口单元总线接口单元IPIP2021/6/74计算机原理讲义总线接口单元BIU（一）总

4、线接口单元（BIU）1.1.4 4个个1616位段地址寄存器位段地址寄存器CS (Code Segment) CS (Code Segment) 代码段寄存器代码段寄存器DS (Data Segment) DS (Data Segment) 数据段寄存器数据段寄存器SS (Stack Segment) SS (Stack Segment) 堆栈段寄存器堆栈段寄存器ES (Extra Segment) ES (Extra Segment) 扩展段寄存器扩展段寄存器 80868086对存储器采用分段管理，对存储器采用分段管理，4 4个段寄存器分别用个段寄存器分别用于存放于存放4 4个当前段的起始地

5、址，又称作段基址寄存器。个当前段的起始地址，又称作段基址寄存器。2.2.1 16 6位指令指针寄存器位指令指针寄存器 IPIP (Instruction Pointer) (Instruction Pointer) IPIP始终指向当前代码段始终指向当前代码段(CS)(CS)所要取出的所要取出的下下一条指令一条指令的地址。每取出一个字节指令后，的地址。每取出一个字节指令后，IPIP自动加自动加1 1。可以用。可以用转移指令转移指令、调用指令及中断和复位等改变调用指令及中断和复位等改变IPIP值。值。2021/6/75计算机原理讲义总线接口单元BIU3.3.形成形成2020位物理地址的加法器位物

6、理地址的加法器段地址左移段地址左移4 4位位+ +段内偏移量段内偏移量2020位实际物理地址位实际物理地址段地址段地址* *16+16+段内偏移量段内偏移量2020位实际物理地址位实际物理地址例：例：CSCS的内容是的内容是CFFFHCFFFH，IPIP的内容是的内容是1234H1234H， 则加法器生成的实际物理地址是则加法器生成的实际物理地址是 CFFF0+01234=D1224HCFFF0+01234=D1224H4.4.6 6个字节的指令队列（个字节的指令队列（ISQISQ） 5.5.与与EUEU通信的内部寄存器通信的内部寄存器6.6.总线控制逻辑总线控制逻辑2021/6/76计算机原

7、理讲义执行单元（二）执行单元（EU）1.1.1616位算术逻辑单元位算术逻辑单元ALUALU 完成算术和逻辑运算完成算术和逻辑运算1.1.4 4个个1616位数据寄存器位数据寄存器 AXAX、BXBX、CXCX、DXDX，又可以分为，又可以分为8 8个个8 8位寄存器使用位寄存器使用 AHAH、ALAL、BHBH、BLBL、CHCH、CLCL、DHDH、DLDL 数据寄存器用于存放操作数及中间结果数据寄存器用于存放操作数及中间结果,AX,AX和和ALAL可可用作累加操作，因此又可称作累加器。用作累加操作，因此又可称作累加器。3.3.4 4个个1616位地址指针寄存器位地址指针寄存器SP (St

8、ack Pointer)SP (Stack Pointer) 堆栈指针寄存器堆栈指针寄存器 BP (Base Pointer) BP (Base Pointer) 基址指针寄存器基址指针寄存器SI (Source Index) SI (Source Index) 源变址寄存器源变址寄存器DI (Destination Index)DI (Destination Index) 目的变址寄存器目的变址寄存器 地址指针寄存器用于存放操作数的地址，编程时通过修地址指针寄存器用于存放操作数的地址，编程时通过修改寄存器的内容达到修改地址的目的。改寄存器的内容达到修改地址的目的。2021/6/77计算机原理

9、讲义寄存器使用特殊说明寄存器使用特殊说明：寄存器使用特殊说明：SP SP 总是指示堆栈段中的总是指示堆栈段中的栈顶栈顶位置，专门用于数据进位置，专门用于数据进 栈和出栈的位置指示，只能与栈和出栈的位置指示，只能与SSSS配对使用配对使用。BP BP 指示堆栈段中一个数据区的指示堆栈段中一个数据区的基址基址位置位置, ,通常与通常与SSSS配配 对使用。对使用。SI SI 在串操作时用作指示源串地址。在串操作时用作指示源串地址。DI DI 在串操作时用作指示目标串地址。在串操作时用作指示目标串地址。 *BX BX 既可用作数据寄存器，也可用作基址指针寄存既可用作数据寄存器，也可用作基址指针寄存

10、器，此时通常与器，此时通常与DSDS配对使用。配对使用。SPSP、BPBP、SISI、DIDI既可指示地址，也可以用作数据寄存器，既可指示地址，也可以用作数据寄存器，存放操作数及中间结果。存放操作数及中间结果。2021/6/78计算机原理讲义执行单元4.4.1616位数据暂存器位数据暂存器5.5.EUEU控制电路控制电路6.6.1616位状态标志寄存器位状态标志寄存器 FLAGFLAG 6 6个状态标志，个状态标志，3 3个控制标志个控制标志IFIF、DFDF、TFTF，剩下，剩下7 7位保留位保留状态标志：状态标志：CF CF 进（借）位标志，若运算结果最高位产生进进（借）位标志，若运算结果

11、最高位产生进 位或借位则位或借位则C CF F置置“1”1”，否则置，否则置“0”0”AF AF 辅助进位标志，若低字节的第辅助进位标志，若低字节的第4 4位向上产生一位向上产生一 个进位或借位，则个进位或借位，则AFAF置置“1”1”，否则置，否则置“0”0”2021/6/79计算机原理讲义标志寄存器ZF ZF 零标志位零标志位, , 若运算结果为零若运算结果为零, , 则则ZFZF置置“1”,1”,否则否则 置置“0 0”SF SF 符号标志位，若算数运算的结果为负，符号标志位，若算数运算的结果为负，SFSF置置“1”, 1”, 否则置否则置“0 0”OF OF 溢出标志位，有符号数算术运

12、算结果产生溢出溢出标志位，有符号数算术运算结果产生溢出,OF,OF 置置“1”1”，否则，否则置置“0 0”PF PF 奇偶标志位，逻辑运算中低奇偶标志位，逻辑运算中低8 8位所含位所含1 1的个数为偶的个数为偶 数则数则PFPF置置“1”“1”，否则，否则置置“0 0”控制标志：控制标志：DF DF 方向标志位方向标志位DF=1 DF=1 串操作指令以递减顺序处理数据串串操作指令以递减顺序处理数据串DF=0 DF=0 串操作指令以递增顺序处理数据串串操作指令以递增顺序处理数据串2021/6/710计算机原理讲义标志寄存器IF IF 中断允许标志中断允许标志IF=1 IF=1 CPUCPU允许

13、接允许接收收外部可屏蔽中断请求，即开中断外部可屏蔽中断请求，即开中断IF=0 IF=0 关中断关中断TF TF 跟踪标志位跟踪标志位TF=1 TF=1 处理器处于单步工作方式处理器处于单步工作方式时时，每执行完一条指令，每执行完一条指令 产生一个软件中断产生一个软件中断TF=0 TF=0 正常工作正常工作状态标志寄存器举例：状态标志寄存器举例： 0101 0100 0011 10010101 0100 0011 1001 + 0100 0101 0110 1010 + 0100 0101 0110 1010 1001 1001 1010 0011 1001 1001 1010 0011 运算后

14、运算后 CF=0 PF=1 OF=1 OF=Cs Cp=1 CF=0 PF=1 OF=1 OF=Cs Cp=1 AF=1 ZF=0 SF=1 AF=1 ZF=0 SF=12021/6/711计算机原理讲义BIU和EU的功能（三）总线接口部件（三）总线接口部件（BIUBIU）和执行部件（）和执行部件（EUEU）的功能）的功能1.1.指令队列中出现两个字节为空时自动按指令队列中出现两个字节为空时自动按CSCS值和值和IPIP值组成值组成2020位实际位实际物理地址到存储器中取指令，一次取两个字节指令存放到指令队物理地址到存储器中取指令，一次取两个字节指令存放到指令队列中列中2.2.EUEU从从BI

15、UBIU指令队列中读取指令指令队列中读取指令3.3.由由EUEU控制电路对指令进行译码分析，指出操作性质及操作对象控制电路对指令进行译码分析，指出操作性质及操作对象4.4.EUEU执行指令，如果执行指令时必需访问存储器或者执行指令，如果执行指令时必需访问存储器或者I/OI/O端口，则在端口，则在EUEU中计算出操作数的中计算出操作数的1616位地址偏移量送给位地址偏移量送给BIUBIU，由，由BIUBIU的的形成形成2020位绝对地址位绝对地址5.5.BIUBIU根据根据EUEU请求，将操作数的请求，将操作数的2020位物理地址传递给存储器位物理地址传递给存储器6.6.BIUBIU取来操作数经

16、总线控制逻辑传送到内部取来操作数经总线控制逻辑传送到内部EUEU数据总线数据总线7.7.EUEU将取来的操作数从内部总线送入将取来的操作数从内部总线送入ALUALU，进行指令指定的操作，进行指令指定的操作8.8.EUEU运算出的结果，经内部总线送到指定的位置，若需要传送给存运算出的结果，经内部总线送到指定的位置，若需要传送给存储器，则由储器，则由EUEU请求请求BIUBIU产生产生2020位实际目标地址，将结果写入存储器位实际目标地址，将结果写入存储器2021/6/712计算机原理讲义存储器和I/O管理（四）存储器和I/O管理 Intel 8086Intel 8086为标准的为标准的1616位

17、微处理器，位微处理器，2020根地址总线管理根地址总线管理1MB1MB的存储空间，用低的存储空间，用低1616根地址总线来管理根地址总线来管理64K64K的的I/OI/O端口地址。端口地址。1.1.存储器的分段管理，存储器的分段管理，由于由于80868086内部寄存器和内部寄存器和ALUALU均是均是1616位，为了位，为了方便方便2020位地址管理，在位地址管理，在80868086对存储器的管理设计中，采用了对存储器的管理设计中，采用了分段管分段管理技术理技术。分段管理技术分段管理技术 80868086把把1MB1MB的存储器按照使用需要分的存储器按照使用需要分成若干段，每段的大小不超过成若

18、干段，每段的大小不超过64K(216)64K(216)，把每段起始位置的，把每段起始位置的2020位实际物理地址中位实际物理地址中的高的高1616位称为位称为段地址段地址( (段基址段基址) )，每段中某，每段中某个存储单元距段起始位置的偏移量称为个存储单元距段起始位置的偏移量称为偏偏移地址移地址。段地址和偏移地址合称为。段地址和偏移地址合称为逻辑地逻辑地址址。数据段段基址数据段段基址(DS)(DS)数据段内偏移地址数据段内偏移地址扩展段段基址扩展段段基址(ES)(ES)堆栈段段基址堆栈段段基址(SS)(SS)代码段段基址代码段段基址(CS)(CS)每段地每段地址空间址空间最大最大64K64K

19、数据段数据段扩展段扩展段堆栈段堆栈段代码段代码段2021/6/713计算机原理讲义逻辑地址与物理地址逻辑地址与实际物理地址逻辑地址与实际物理地址对存储器中任一位置的访问都是在该位置所属段的段基址下进行的：对存储器中任一位置的访问都是在该位置所属段的段基址下进行的： 逻辑地址形式为逻辑地址形式为 段基址：段内偏移段基址：段内偏移 ( (物理地址物理地址) )2020 = ( = (段基址段基址)*)*1616 + + ( (段内偏移段内偏移) ) ( (物理地址物理地址) )20 20 = = 段基址左移段基址左移4 4位位 + + 段内偏移段内偏移同一个实际物理地址可以采取不同的逻辑地址形式表

20、示，同一个实际物理地址可以采取不同的逻辑地址形式表示，即不同段可以相互重叠或重合，即不同段可以相互重叠或重合，但段内地址连续但段内地址连续。例1.设(CS)=4232H ,(IP)=66H2021/6/714计算机原理讲义I/O端口地址管理2.2.I/OI/O端口地址管理端口地址管理 计算机计算机“端口端口”是英文是英文portport的义译，可以认为是计算机与的义译，可以认为是计算机与外界通讯交流的出口。其中硬件领域的端口又称接口。外界通讯交流的出口。其中硬件领域的端口又称接口。 80868086对对I/OI/O端口操作，需要专门的端口操作，需要专门的ININ、OUTOUT指令，并且只能指令

21、，并且只能通过累加器（通过累加器（AX/ALAX/AL）来完成。）来完成。 8086CPU8086CPU的的I/OI/O端口寻址采用端口寻址采用1616位地址线位地址线, ,用用1616位数据线传位数据线传送数据送数据, ,寻址寻址64KB64KB地址空间地址空间. . 8086CPU 8086CPU的的I/OI/O端口的地址范围是端口的地址范围是0000 0000 0FFFFH 0FFFFH2021/6/715计算机原理讲义段超越（五）段超越 段寄存器段寄存器(CS(CS、DSDS、ESES、SS)SS)与地址指针寄存器与地址指针寄存器(SP(SP、BPBP、SISI、DI)DI)默认是隐含

22、配对使用，但也允许段超越。默认是隐含配对使用，但也允许段超越。2021/6/716计算机原理讲义8086引脚信号和工作模式第2.2节 8086引脚信号和工作模式18086引脚信号和功能2020根根AB/16AB/16根根DBDB分时复用；先传地址，后传数据分时复用；先传地址，后传数据两种工作模式，由两种工作模式，由 引脚决定引脚决定最小模式最小模式：系统中只有一个处理器；：系统中只有一个处理器； 为高电平为高电平最大模式最大模式：系统中包括两个或多个处理器；：系统中包括两个或多个处理器； 为低电平为低电平不同模式下，部分引脚定义不同不同模式下，部分引脚定义不同MN/MXMN/MXMN/MXMN

23、/MXMN/MXMN/MX2021/6/717计算机原理讲义8086引脚图（一）8086引脚图 8086 CPU 8086 CPU为为4040引脚引脚 双列直插（双列直插（DIP)DIP)封装封装 2021/6/718计算机原理讲义8086引脚分类图2021/6/719计算机原理讲义最小模式引脚信号（二）最小模式下引脚信号和功能1.1.AD0 AD0 AD15: AD15: 地址数据复用总线地址数据复用总线 双向，三态，高电平有效。分时传送双向，三态，高电平有效。分时传送1616位数据和地位数据和地址的低址的低1616位。由位。由ALEALE锁存地址信息。锁存地址信息。2.2.A16/S3 A

24、16/S3 A19/S6: A19/S6: 地址状态复用引脚地址状态复用引脚 输出，三态，高电平有效。分时输出地址的高输出，三态，高电平有效。分时输出地址的高4 4位位或或CPUCPU当前状态。地址信息由当前状态。地址信息由ALEALE锁存。锁存。3.3.BHE/S7BHE/S7: : 高高8 8位数据总线允许位数据总线允许/ /状态复用引脚状态复用引脚 输出，三态，低电平有效。输出，三态，低电平有效。BHEBHE为低电平表示高为低电平表示高8 8位位数据线数据线D15D15D8D8上数据有效，上数据有效，BHEBHE由由ALEALE锁存。锁存。BHEBHE和和A0A0可可用于分别选中奇偶地址

25、用于分别选中奇偶地址, ,并控制读并控制读/ /写一个字或者字节。写一个字或者字节。2021/6/720计算机原理讲义引脚信号和功能4.4.ALE: ALE: 地址锁存允许信号地址锁存允许信号 输出、高电平有效。表示总线上的信息是地址信息。输出、高电平有效。表示总线上的信息是地址信息。5.5.M/IO: M/IO: 存储器存储器/ /输入输出口控制信号输入输出口控制信号 输出，三态。高电平表示当前的信息是存储器地址信输出，三态。高电平表示当前的信息是存储器地址信息；低电平表示当前的信息是息；低电平表示当前的信息是I/OI/O口地址信息。口地址信息。6.6.RD: RD: 读信号读信号 输出，三

26、态，低电平有效。表示输出，三态，低电平有效。表示CPUCPU正在从存储器或正在从存储器或I/OI/O口读入信息。口读入信息。7.7.WR: WR: 写信号写信号 输出，三态，低电平有效。表示输出，三态，低电平有效。表示CPUCPU正向存储器或正向存储器或I/OI/O口输出数据。口输出数据。2021/6/721计算机原理讲义引脚信号和功能8.8.DT/RDT/R: : 数据收发信号数据收发信号 输出，三态，高电平表示输出，三态，高电平表示CPUCPU正在发送数据；低电平表正在发送数据；低电平表示示CPUCPU接收数据接收数据9.9.DEN: DEN: 数据允许信号数据允许信号 输出，三态，低电平

27、有效。表示输出，三态，低电平有效。表示CPUCPU正在进行数据收发正在进行数据收发操作操作10.10.INTR: INTR: 可屏蔽中断请求信号可屏蔽中断请求信号 输入，高电平有效。表示外部向输入，高电平有效。表示外部向CPUCPU提出中断申请。提出中断申请。11.11.INTA: INTA: 中断响应信号中断响应信号 输出，低电平有效。表示外设的中断申请得到响应。输出，低电平有效。表示外设的中断申请得到响应。12.12.NMI: NMI: 非屏蔽中断申请信号非屏蔽中断申请信号 输入，上升沿有效。表示外部有非屏蔽中断申请。非输入，上升沿有效。表示外部有非屏蔽中断申请。非屏蔽中断不受软件控制，屏

28、蔽中断不受软件控制，CPUCPU必须响应。必须响应。2021/6/722计算机原理讲义引脚信号和功能13.13.HOLD: HOLD: 总线保持请求信号总线保持请求信号 输入，高电平有效。表示其他模块（如输入，高电平有效。表示其他模块（如DMAC)DMAC)申请占用总线申请占用总线14.14.HLDAHLDA: : 总线保持响应信号总线保持响应信号 输出，高电平有效。表示输出，高电平有效。表示CPUCPU已让出总线。已让出总线。15.15.READYREADY：准备好信号：准备好信号 输入，高电平有效。高电平表示存储器或输入，高电平有效。高电平表示存储器或I/OI/O口已准备好接口已准备好接收

29、数据，外部使收数据，外部使READYREADY为低电平为低电平CPUCPU要插入等待周期。要插入等待周期。16.16.TESTTEST: : 测试信号测试信号 输入，低电平有效。有效时输入，低电平有效。有效时CPUCPU退出退出WAITWAIT指令。指令。2021/6/723计算机原理讲义引脚信号和功能17.17.RESET: RESET: 复位信号复位信号 输入，高电平有效，至少保持输入，高电平有效，至少保持4 4个时钟周期的高电平。个时钟周期的高电平。复位时复位时CPUCPU停止现行操作，并开始进行初始化：停止现行操作，并开始进行初始化： 标志寄存器标志寄存器FLAGFLAG，IPIP,D

30、S,SS,ES,DS,SS,ES及指令队列均清零；及指令队列均清零； CSCS设置为设置为FFFFHFFFFH，复位结束时，复位结束时CPUCPU从从FFFF0HFFFF0H开始执行程序开始执行程序18.18.CLK: CLK: 时钟信号时钟信号 80868086 4.77 4.77MHZ MHZ T=210nsT=210ns；单相，占空比为；单相，占空比为1/31/3。19.19.VCC,GND: VCC,GND: 电源及地电源及地 单单+5V+5V，满足，满足TTLTTL规范规范2021/6/724计算机原理讲义最大模式引脚信号（三）最大模式下引脚信号和功能 最大模式下最大模式下80868

31、086有有8 8个控制信号被重新定义，个控制信号被重新定义，此时系统中可接入协处理此时系统中可接入协处理器器80878087或或80898089。1.1.S2,S1,S0:S2,S1,S0:总线周期状总线周期状态信号态信号 输出，三个信号组合输出，三个信号组合产生系统控制信号，由总产生系统控制信号，由总线控制器线控制器82888288译码。译码。2021/6/725计算机原理讲义最大模式引脚信号2.2.LOCKLOCK：总线封锁信号：总线封锁信号 三态，输出，低电平有效。有效时禁止其他部件占用三态，输出，低电平有效。有效时禁止其他部件占用总线。总线。3.3.RQRQ0 0/GT0,RQ/GT0

32、,RQ1 1/GT1:/GT1:总线请求总线请求/ /允许信号允许信号 双向，低电平有效。有两个总线请求与总线响应信号，双向，低电平有效。有两个总线请求与总线响应信号，支持多处理器工作。支持多处理器工作。4.4.QS1,QS0:QS1,QS0:指令队列状态信号指令队列状态信号 输出，两个信号组合指示指令队列状态。输出，两个信号组合指示指令队列状态。2021/6/726计算机原理讲义最小和最大模式引脚对比最小和最大模式下不同定义引脚对比最小和最大模式下不同定义引脚对比 最小模式最小模式最大模式最大模式HOLDRQ0/GT0HLDARQ1/GT1WRLOCKM/IOS2DT/RS1DENS0ALE

33、QS0INTAQS12021/6/727计算机原理讲义8086与8088的区别80868086与与80888088在引脚上的区别在引脚上的区别 80868086微处理器微处理器 80888088微处理器微处理器 1616位位ABAB复用复用 8 8位位ABAB复用复用 BHEBHE高八位数据允许高八位数据允许 SS0/SS0/高电平高电平 M/IOM/IO引脚选择存储器引脚选择存储器/IO/IO口口 M/IOM/IO引脚选择存储器引脚选择存储器/IO/IO口口2021/6/728计算机原理讲义最小模式下系统总线连接2系统总线（一）最小模式下系统总线1.最小模式下最小模式下的系统总线的系统总线连

34、接连接2021/6/729计算机原理讲义Intel 8282 和 Intel 82862.2.最小模式系统总线连接说明最小模式系统总线连接说明Intel 8282Intel 8282 把把ADAD复用引脚连接到地址总线上的复用引脚连接到地址总线上的8 8位地址锁存器。位地址锁存器。 在最小系统中，由在最小系统中，由3 3片片82828282（低电平锁存，功能同（低电平锁存，功能同 7474LSLS373373）锁存地址）锁存地址A0A0A19A19和和BHEBHE。ALEALE为锁存信号。为锁存信号。Intel 8286Intel 8286 把把ADAD复用引脚连接到数据总线上的复用引脚连接到

35、数据总线上的8 8位数据缓冲器。在位数据缓冲器。在最小系统中，由最小系统中，由2 2片片82868286（双向缓冲器，功能同（双向缓冲器，功能同7474LS24LS245 5）做数据总线做数据总线D15D15D0D0的缓冲器，的缓冲器，D DT/RT/R做方向选择，做方向选择，DENDEN为选为选通信号。通信号。2021/6/730计算机原理讲义读/写控制控制信号控制信号M/IOM/IO、RDRD和和WRWR完完成信息传递控制。组合起成信息传递控制。组合起来完成右面的控制来完成右面的控制。 有时也作以下处理有时也作以下处理2021/6/731计算机原理讲义中断申请和总线保持信号中断控制信号中断

36、控制信号INTRINTR、INTAINTA、NMINMIINTR: INTR: 外部可屏蔽中断请求引脚，高电平有效外部可屏蔽中断请求引脚，高电平有效INTA: INTA: 中断响应信号，低电平有效中断响应信号，低电平有效NMI: NMI: 不可屏蔽中断请求引脚，上升沿有效不可屏蔽中断请求引脚，上升沿有效总线控制信号总线控制信号HOHOLDLD、HLDAHLDAHOLDHOLD：总线保持请求引脚：总线保持请求引脚, ,高电平有效高电平有效HLDAHLDA：总线保持响应引脚，高电平有效：总线保持响应引脚，高电平有效HLDAHLDA控制控制82828282的的OEOE，当，当CPUCPU总线保持响应

37、时让出总线总线保持响应时让出总线2021/6/732计算机原理讲义最大模式下系统总线连接（二）最大模式下系统总线1.最大模式下系最大模式下系统总线的连接统总线的连接ALEALEBHEBHEA19A19A16A16BHEBHEA15A15A0A0STBSTBSTBSTBDIRDIROEOEOEOEOEOE8282828282828282(2)(2)82868286地地址址总总线线数据数据总线总线(2)(2)DT/RDT/RDENDENMRDCMRDCMWTCMWTCIORCIORCIOWCIOWCINTAINTAINTAINTAMEMRMEMRMEMWMEMWIORIORIOWIOWS0S0S1

38、S1S2S2S0S0S1S1S2S282888288INTRINTRNMINMIINTRINTRNMINMI80868086AEN_8237AEN_8237AEN_8237AEN_8237A19A19A16A16D15D15D0D0MN/MXMN/MXA15A15A0A02021/6/733计算机原理讲义总线控制器82882.总线控制器总线控制器8288 82888288根据根据8086 8086 CPUCPU在在最大模式的状态信号最大模式的状态信号S2S2、S1S1、S0S0建立控制时序。建立控制时序。82888288引脚图引脚图2021/6/734计算机原理讲义8288内部功能框图8288

39、8288内部功能框图内部功能框图 82888288共有共有2 2组输入信号和组输入信号和2 2组组 输出信号。输出信号。2021/6/735计算机原理讲义8288引脚信号82888288引脚信号说明引脚信号说明状态输入信号：状态输入信号：S2S2、S1S1、S0S0用于接收用于接收CPUCPU的状态信息。的状态信息。控制输入信号：控制输入信号：CLKCLK：系统时钟输入引脚，使得：系统时钟输入引脚，使得82888288与与CPUCPU及整个系及整个系 统同步。统同步。AENAEN：芯片工作允许，低电平有效。多处理器系统中：芯片工作允许，低电平有效。多处理器系统中 由总线仲裁器控制由总线仲裁器控

40、制82888288工作。单处理器中，工作。单处理器中， AENAEN直接接地。直接接地。CENCEN：片选信号，：片选信号，CENCEN为高电平允许为高电平允许82888288工作，否则工作，否则 禁止工作。禁止工作。IOBIOB：工作方式选择，工作方式选择，IOBIOB接地，接地，82888288为单处理器工为单处理器工 作方式；作方式；IOBIOB接接+5+5V V为多处理器工作方式。为多处理器工作方式。2021/6/736计算机原理讲义8288引脚信号控制输出信号控制输出信号ALEALE、DT/RDT/R、DENDEN 与最小模式下信号相同，仅与最小模式下信号相同，仅DENDEN极性相反

41、，用于锁极性相反，用于锁存地址和数据总线缓冲。存地址和数据总线缓冲。MCE/PDEN MCE/PDEN 总线主模块允许总线主模块允许/ /外设数据允许外设数据允许a)a)单处理器工作时为单处理器工作时为MCEMCE，用于控制主从方式时工作芯，用于控制主从方式时工作芯片间的协调工作。片间的协调工作。b)b)多处理器系统中为多处理器系统中为PDENPDEN，作数据总线收发器的开启，作数据总线收发器的开启信号。信号。2021/6/737计算机原理讲义8288引脚信号输出命令信号输出命令信号MRDC MRDC 读存储器读存储器 此信号用来通知存储器将所寻址的存储器单元中的数此信号用来通知存储器将所寻址

42、的存储器单元中的数据送到数据总线上。据送到数据总线上。MWTC MWTC 写存储器写存储器 此信号用来通知存储器接收数据总线上的数据，并将此信号用来通知存储器接收数据总线上的数据，并将数据写入所寻址的单元中。数据写入所寻址的单元中。IORC IORC 读读I/OI/O口口 此信号用来通知此信号用来通知I/OI/O接口将所寻址的端口中的数据送接口将所寻址的端口中的数据送到数据总线。到数据总线。2021/6/738计算机原理讲义8288引脚信号IOWC IOWC 写写I/OI/O 此信号用来通知此信号用来通知I/OI/O接口接收数据总线上的数据，并将接口接收数据总线上的数据，并将数据送到所寻址的端

43、口中。数据送到所寻址的端口中。AMWC AMWC 提前写存储器命令提前写存储器命令 功能与功能与MWTCMWTC完全一样，只是比完全一样，只是比MWTCMWTC命令提前一个时钟周命令提前一个时钟周期发出。期发出。AIOWC AIOWC 提前写提前写I/OI/O口命令口命令 功能与功能与IOWCIOWC完全一样，只是比完全一样，只是比IOWCIOWC命令提前一个时钟周命令提前一个时钟周期发出。期发出。 AMWCAMWC和和AIOWCAIOWC命令是为了让一些较慢的设备或存储器能命令是为了让一些较慢的设备或存储器能够得到一个额外的时钟周期去执行写入操作。够得到一个额外的时钟周期去执行写入操作。IN

44、TA INTA 可屏蔽中断响应信号可屏蔽中断响应信号与最小模式下含义相同与最小模式下含义相同2021/6/739计算机原理讲义最大模式下连接说明3.3.最大模式下系统总线连接说明最大模式下系统总线连接说明80868086的的S0,S1,S2S0,S1,S2连接连接82888288，由，由82888288译码产生总线控制译码产生总线控制MEMR: MEMR: 存储器读信号存储器读信号MEMW: MEMW: 存储器写信号存储器写信号IOR: I/OIOR: I/O读信号读信号IOW: I/OIOW: I/O写信号写信号INTA: INTA: 中断响应信号中断响应信号由由82888288产生产生AL

45、EALE信号，锁存地址信号，锁存地址A19A19A0A0和和BHEBHE信号信号由由82888288产生的产生的DT/RDT/R控制缓冲器控制缓冲器82868286的数据传输方向，由的数据传输方向，由DENDEN和和INTAINTA任一有效打开三态门。任一有效打开三态门。INTRINTR和和NMINMI与小模式相同与小模式相同2021/6/740计算机原理讲义最大模式下连接说明82888288的的AENAEN和和IOBIOB接地，接地，CENCEN接接+5+5V V三片三片82828282的的OEOE端：端： 在有在有DMADMA芯片（芯片（82378237）的系统中，接）的系统中，接AEN_

46、8237AEN_8237，DMADMA占占用总线时，在用总线时，在AEN_8237AEN_8237上输出高电平，禁止上输出高电平，禁止CPUCPU占用占用ABAB 在没有在没有DMADMA芯片的系统中直接接地，芯片的系统中直接接地，最小模式下的最小模式下的HOLDHOLD和和HLDAHLDA信号在最大模式下变成了信号在最大模式下变成了RQ0/GT0RQ0/GT0、RQ1/GT1RQ1/GT1。2021/6/741计算机原理讲义最大模式下连接说明80868086和和80888088在工作电路上的区别在工作电路上的区别最小模式最小模式M/IOM/IO和和M/IOM/IO不同，前者为不同，前者为80

47、868086的信号，后者为的信号，后者为80888088的的信号。信号。BHEBHE引脚为状态引脚引脚为状态引脚SS0SS0；82868286用一片即可用一片即可最大模式最大模式BHEBHE不用，接为高电平不用，接为高电平82868286用一片即可用一片即可2021/6/742计算机原理讲义Intel 8284第2.3节 8086操作时序1Intel 8284及系统时钟电路（一）时钟发生器Intel 82841.1.Intel 8284Intel 8284引脚图引脚图 8086/80888086/8088内部无时钟发内部无时钟发 生器，所使用时钟由生器，所使用时钟由82848284提供提供20

48、21/6/743计算机原理讲义8284内部逻辑图2.2.82848284内部逻辑图内部逻辑图F/CF/CD DC CQ QC CD DQ Q1/31/31/21/2时钟时钟震荡器震荡器RESRESX1X1X2X2EFIEFICSYNCCSYNCRDY1RDY1AEN1AEN1RDY2RDY2AEN2AEN2ASYNCASYNCRESETRESETOSCOSCPCLKPCLKCLKCLKREADYREADYC CD DQ Q2021/6/744计算机原理讲义8284引脚功能3.3.82848284引脚及功能引脚及功能时钟信号时钟信号X1X1、X2X2：内部震荡器，外接晶体即可震荡。：内部震荡器，

49、外接晶体即可震荡。EFIEFI：外部时钟输入端：外部时钟输入端F/CF/C：时钟时钟选择端，高电平选择外时钟，低电平选择选择端，高电平选择外时钟，低电平选择 内时钟内时钟OSCOSC： 内部时钟同频信号。内部时钟同频信号。PCLKPCLK：输入时钟输入时钟6 6分频信号，占空比分频信号，占空比1/21/2CLKCLK： 输入时钟输入时钟3 3分频信号，占空比为分频信号，占空比为1/31/3。为。为80868086 提供时钟提供时钟 CSYNCCSYNC：外部时钟同频信号外部时钟同频信号。使用内部时钟时，使用内部时钟时， CSYNCCSYNC接地接地；若；若CSYNCCSYNC为高电平，则为高电

50、平，则82848284内部内部 逻辑停止输出。逻辑停止输出。2021/6/745计算机原理讲义8284引脚功能 8284 8284所产生的信号有三个：所产生的信号有三个：OSCOSC、CLKCLK、PCLKPCLK。在多。在多CPUCPU系统中，需要使所有的时钟同步，因此设置了系统中，需要使所有的时钟同步，因此设置了CSYNCCSYNC复位逻辑复位逻辑 输入输入RESRES经斯密特触发器整形后，由系统时钟同步产生经斯密特触发器整形后，由系统时钟同步产生RESETRESET信号信号, ,给计算机系统复位。给计算机系统复位。准备好控制逻辑准备好控制逻辑( (输出输出READYREADY信号信号)

51、) 准备好准备好控制电路有两组控制信号控制电路有两组控制信号RDY1RDY1. .AEN1AEN1和和RDY2RDY2. .AEN2,AEN2,由由ASYNCASYNC控制是否多插入一个时钟周期。控制是否多插入一个时钟周期。ASYNCASYNC为低电平时，则为低电平时，则多插入一个时钟周期。多插入一个时钟周期。 RDY1RDY1、RDY2RDY2：外设准备好输入信号：外设准备好输入信号 AEN1AEN1、AEN2AEN2：允许外设工作信号：允许外设工作信号 ASYNCASYNC：同步级数选择信号：同步级数选择信号2021/6/746计算机原理讲义8086时钟电路（二）8086时钟电路电路说明：

52、电路说明：时钟使用时钟使用82848284片内震荡器，晶振为片内震荡器，晶振为14.31818MHZ14.31818MHZ。8086 8086 CPUCPU时钟为时钟为4 4.77MHZ.77MHZ。OSCOSC和和PCLKPCLK供供系统其他部件使用系统其他部件使用51051014.31818MHZRESETREADYCLK输出到系统其他部件输出到系统其他部件PWRGOODDMAWAITRDY/WAIT+5VRESRDY1AEN1F/CASYNCRDY2AEN2OSCPCLKX2X1CLKREADYRESET828480862021/6/747计算机原理讲义8086时钟电路电源正常工作后给出

53、电源正常工作后给出PWRGOODPWRGOOD信号，使系统复位。若电源信号，使系统复位。若电源无此信号，则可使用阻容复位电路。无此信号，则可使用阻容复位电路。CPUCPU的的READYREADY信号由信号由82848284给出，提供一个周期的延时。给出，提供一个周期的延时。DMAWAITDMAWAIT和和RDY/WAITRDY/WAIT由接口和存储器读写逻辑产生。由接口和存储器读写逻辑产生。+5VRESRES2021/6/748计算机原理讲义微机启动过程（三）微机启动过程1.1.微处理器接收到（连续微处理器接收到（连续4 4个个T T）RESETRESET信号，进行复位，开始执行初信号，进行复

54、位，开始执行初始化，始化，CSCS置置0FFFFH0FFFFH，IPIP置为置为0 0，ISQISQ清空，其余寄存器为清空，其余寄存器为0 0；2.2.从存储器从存储器FFFFHFFFFH：0000H0000H取第一条指令，一般在此处放一条跳转指取第一条指令，一般在此处放一条跳转指令，例如令，例如JMP F000HJMP F000H：E05BHE05BH，跳转到系统复位程序开始的位置；，跳转到系统复位程序开始的位置；3.3.判断判断 0040H0040H：0072H0072H处的数据是否是处的数据是否是1234H1234H，如果是，则不进行硬件，如果是，则不进行硬件自检，否则进行硬件自检；自检

55、，否则进行硬件自检；4.4.从磁盘的从磁盘的0 0面面0 0道道1 1扇区装入引导程序，装到扇区装入引导程序，装到0000H:7C00H0000H:7C00H，执行引，执行引导操作；导操作；5.5.按引导程序的指令，顺序装入其他程序模块，完成操作系统的引按引导程序的指令，顺序装入其他程序模块，完成操作系统的引导操作；导操作；注：注：在在3 3、4 4步之间微机还会检查在步之间微机还会检查在C0000HC0000H开始的扩展开始的扩展ROMROM空间中是否有程序，空间中是否有程序，如果有，并且校验正确，则先执行这些程序如果有，并且校验正确，则先执行这些程序2021/6/749计算机原理讲义时钟周

56、期28086的操作和时序（一）时钟周期、总线周期和指令周期 计算机是在时钟脉冲计算机是在时钟脉冲CLKCLK统一统一控制下一个节拍一个节控制下一个节拍一个节拍地工作。拍地工作。1.1.时钟周期时钟周期 T T（T T状态）状态） 时钟脉冲的一个循环时间叫做一个时钟脉冲的一个循环时间叫做一个时钟周期时钟周期。每个。每个时钟周期时钟周期T T又称又称为为一个一个“状态状态”。它是它是CPUCPU工作工作的的最小时最小时间单位，所有操作都以这个时钟周期为基准，是计算机间单位，所有操作都以这个时钟周期为基准，是计算机系统工作速度的重要标志。系统工作速度的重要标志。8086 CPU8086 CPU的的F

57、=4.77MF=4.77M，T=210nsT=210ns 2021/6/750计算机原理讲义总线周期2.总线周期总线周期 CPUCPU从存储器或从存储器或I/OI/O端口存取一个字或字节的时间称为端口存取一个字或字节的时间称为总线周期总线周期。80868086的总线周期分为：的总线周期分为：存储器读写周期存储器读写周期I/OI/O端口读写周期端口读写周期中断响应周期中断响应周期 每种类型对应相应的总线操作。每种类型对应相应的总线操作。一个基本的总线周期由一个基本的总线周期由4 4个个T T状态组成：状态组成：T1T1，T2T2，T3T3，T4T4，但有时也会插入，但有时也会插入TwTw、TiT

58、i状态状态. .TwTw：等待时钟周期，在总线周期的：等待时钟周期，在总线周期的T3T3和和T4T4之间插入，总之间插入，总线处于等待状态线处于等待状态2021/6/751计算机原理讲义指令周期TiTi：空闲时钟周期，在两个总线周期之间插入，总线处：空闲时钟周期，在两个总线周期之间插入，总线处于空闲状态，即高阻状态。于空闲状态，即高阻状态。3.3.指令周期指令周期 执行一条指令所需要的时间称为执行一条指令所需要的时间称为指令周期指令周期。80868086指令指令 周期最短为周期最短为2 2个时钟周期，最长为个时钟周期，最长为200200个时钟周期。个时钟周期。T1T1T2T2TwTwT4T4T

59、iTiTiTiT1T1总线周期总线周期空闲空闲周期周期T3T32021/6/752计算机原理讲义存储器读周期（二）总线操作时序1.1.最小模式下存储器读周期最小模式下存储器读周期A.A.时序图时序图T1T1T2T2T3T3T4T4T1T1CLKCLKM/IOM/IOBHEBHEADADALEALERDRDDT/RDT/RDENDENREADYREADY地址地址状态状态地址地址数据数据150150A A19161916S3S6S3S6存储器读周期时序存储器读周期时序2021/6/753计算机原理讲义存储器读周期B.B.存储器读周期时序说明存储器读周期时序说明a)a)T1T1开始使开始使M/IO,

60、DT/RM/IO,DT/R有效，输出地址信号有效，输出地址信号A19A19A16A16、A15A15A0A0和和BHEBHE信号，信号，ALEALE有效有效( (高电平高电平) )。b)b)T1T1上升沿，上升沿，ALEALE无效，变为低电平无效，变为低电平, ,锁存地址和锁存地址和BHEBHE。c)c)T1T1下降沿（下降沿（T2T2开始）开始）输出状态输出状态S3S3S6S6，AD15AD15AD0AD0浮空，浮空，BHEBHE无效，输出无效，输出S7S7。RDRD和和DENDEN信号有效，打开三态门读取信号有效，打开三态门读取数据。数据。d)d)T3T3上升沿检测上升沿检测READYRE

61、ADY信号，若信号，若READYREADY为高电平，则下一个为高电平，则下一个为为T4T4状态；否则插入等待时钟周期状态；否则插入等待时钟周期TwTw 。e)e)T3T3下降沿下降沿RDRD和和DENDEN无效，数据总线浮空。无效，数据总线浮空。f)f)T4T4上升沿上升沿DT/RDT/R无效。读取数据时间无效。读取数据时间RDRD或或DENDEN为为2 2T=420nsT=420ns2021/6/754计算机原理讲义带Tw的存储器读周期2.2.具有等待周期的存储器读周期具有等待周期的存储器读周期A.时序图时序图T1T1T2T2T3T3T4T4T1T1地址地址状态状态地址地址数据数据CLKCL

62、KM/IOM/IOA ABHEBHEADADALEALERDRDDT/RDT/RDENDENREADYREADY15015019161916S3S6S3S6具有等待周期的存储器读周期时序具有等待周期的存储器读周期时序TWTWB.B.时序说明时序说明 在在T3T3上升沿检上升沿检测测READYREADY，若为低，若为低电平，则下一个电平，则下一个T T状态为状态为TwTw；若为；若为高电平，则下一高电平，则下一个状态为个状态为4 4。 插入一个插入一个TwTw的的RDRD有效时间为有效时间为3 3T=630nsT=630ns2021/6/755计算机原理讲义存储器写周期3.3.最小模式下存储器写

63、周期最小模式下存储器写周期A.时序图时序图T1T1T2T2T3T3T4T4T1T1地址地址状态状态地址地址数据数据CLKCLKM/IOM/IOA ABHEBHEADADALEALEWRWRDT/RDT/RDENDENREADYREADY15015019161916S3S6S3S6存储器写周期时序存储器写周期时序2021/6/756计算机原理讲义存储器写周期时序说明B.B.说明说明DT/RDT/R为高电平。为高电平。AD15AD15AD0AD0输出地址后，紧接着输出数据，输出地址后，紧接着输出数据，T4T4上升沿浮上升沿浮空。空。T1T1下降沿输出写信号下降沿输出写信号WRWR。2021/6/7

64、57计算机原理讲义I/O端口读时序4.4.最小模式下最小模式下I/OI/O端口读时序端口读时序A.A.时序图时序图T1T2T3T4T1地址地址状态状态地址地址数据数据CLKCLKM/IOM/IOA ABHEBHEADADALEALERDRDDT/RDT/RDENDENREADYREADY15015019161916S3S6S3S6输入周期时序输入周期时序2021/6/758计算机原理讲义I/O端口读时序B.B.时序说明时序说明与存储器读周期的区别是与存储器读周期的区别是M/IOM/IO为低电平，其余均相同为低电平，其余均相同. .注：注：最小模式下最小模式下I/OI/O端口写时序与存储器写时序是一样的，只端口写时序与存储器写时序是一样的，只是是M/IOM/IO为低电平为低电平2021/6/759计算机原理讲义部分资料从网络收集整理而来，供大家参考，感谢您的关注！