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1、1.1.CPLDCPLD 与与 FPGAFPGA 的区别的区别什么是 Setup 和 Holdup 时间？ b) 什么是竞争与冒险现象？怎样判断？如何消除？ c)请画出用 D 触发器实现 2 倍分频的逻辑电路？ d) 什么是线与逻辑，要实现它，在硬件特性上有什么具体要求？ e) 什么是同步逻辑和异步逻辑？ f) 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图数据接口、控制接口、所存器/缓冲器。g) 你知道那些常用逻辑电平？TTL 与 COMS 电平可以直接互连吗？2、 可编程逻辑器件在现代电子设计中越来越重要，请问： a) 你所知道的可编程逻辑器件有哪些？ b) 试用 VHDL 或
2、VERILOG、ABLE 描述 8 位 D 触发器逻辑。 3、 设想你将设计完成一个电子电路方案。请简述用EDA 软件如 PROTEL进行设计包括原理图和 PCB 图到调试出样机的整个过程。在各环节应注意哪些问题？飞利浦大唐笔试归来1，用逻辑们和 cmos 电路实现 ab+cd 2. 用一个二选一 mux 和一个 inv 实现异或 3. 给了 reg 的 setup,hold 时间，求中间组合逻辑的 delay 范围。 Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。 建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿如上升沿
3、有效T 时间到达芯片，这个 T 就是建立时间-Setup time.如不满足 setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。时hold time 不够，数据同样不能被打入触发器。4. 如何解决亚稳态 5. 用 verilog/vhdl写一个fifo控制器 6. 用 verilog/vddl检测stream 中的特定字符串大唐信威 dsp 软件面试题)DSP 和通用处理器在结构上有什么不同，请简要画出你熟悉 的一种 DSP 结构图2)说说定点 DSP 和浮点 DSP 的定义或
4、者说出他们的区别3说说你对循环寻址和位反序寻址的理解4请写出【8，7】的二进制补码，和二进制偏置码。 用 Q15 表示出 0.5 和0.5扬智电子笔试第一题：用 mos 管搭出一个二输入与非门。 第二题：集成电路前段设计流程，写出相关的工具。 第三题： 名词 IRQ,BIOS,USB,VHDL,SDR 第四题： unix 命令 cp -r, rm,uname第五题：用波形表示 D 触发器的功能 第六题：写异步 D 触发器的 verilog module 第七题：What is PC Chipset? 第八题：用传输门和倒向器搭一个边沿触发器 第九题：画状态机，接受 1，2，5 分钱的卖报机，每
5、份报纸 5 分钱。华为面题 (硬件) 全都是几本模电数电信号单片机题目 1.用与非门等设计全加法器 2.给出两个门电路让你分析异同 3.名词:sram,ssram,sdram 4.信号与系统:在时域与频域关系 5.信号与系统:和 4 题差不多 6.晶体振荡器,好似是给出振荡频率让你求周期(应该是单片机的,12 分之一周期. .) 7.串行通信与同步通信异同,特点,比较 8.RS232c高电平脉冲对应的 TTL 逻辑是?(负逻辑?) 9.延时问题,判错 10.史密斯特电路,求回差电压 11.VCO 是什么,什么参数(压控振荡器?) 12. 用 D 触发器做个二分颦的电路.又问什么是状态图 13.
6、 什么耐奎斯特定律,怎么由模拟信号转为数字信号 14. 用 D 触发器做个 4 进制的计数 15.那种排序方法最快? 一、 研发软件 用 C 语言写一个递归算法求 N！ ；给一个 C 的函数， 关于字符串和数组， 找出错误；防火墙是怎么实现的？ 你对哪方面编程熟悉？新太硬件面题接着就是专业题目啦 1d 触发器和 d 锁存器的区别 2有源滤波器和无源滤波器的原理及区别 3sram，falsh memory，及 dram 的区别？ 4iir，fir 滤波器的异同 5冒泡排序的原理 6操作系统的功能 7学过的电脑语言及开发的系统 8拉氏变换和傅立叶变换的表达式及联系。1、同步电路和异步电路的区别是什
7、么？仕兰微电子2、什么是同步逻辑和异步逻辑？汉王笔试同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。3、什么是线与逻辑，要实现它，在硬件特性上有什么具体要求？汉王笔试线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用 oc 门来实现，由于不用 oc 门可能使灌电流过大，而烧坏逻辑门。 同时在输出端口应加一个上拉电阻。4、什么是 Setup 和 Holdup 时间？汉王笔试5、setup 和 holdup 时间,区别.南山之桥6、解释 setup time 和 hold time 的定义和在时钟信号延迟时的变化。未知7、解释 setup 和 hold time
8、 violation，画图说明，并说明解决方法。威盛 VIA2003.11.06 上海笔试试题Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发 器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿如上升沿有效T 时间到达芯片，这个 T 就是建立时间-Setup time.如不满足 setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。 保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果 hold time 不够，数据同样不能被打入触发器。建立时间(Setup T
9、ime)和保持时间Hold time。建立时间是指在时钟边沿前，数据信 号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么 DFF 将不能正确地采样到数据，将会出现 metastability 的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时 间，那么超过量就分别被称为建立时间裕量和保持时间裕量。8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。仕兰微 电子9、什么是竞争与冒险现象？怎样判断？如何消除？汉王笔试在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生
10、毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。10、你知道那些常用逻辑电平？TTL 与 COMS 电平可以直接互连吗？汉王笔试常用逻辑电平：12V，5V，3.3V；TTL 和 CMOS 不可以直接互连，由于 TTL 是在 0.3-3.6V 之间，而CMOS 则是有在 12V 的有在 5V 的。CMOS 输出接到TTL 是可以直接互连。TTL 接到 CMOS 需要在输出端口加一上拉电阻接到 5V 或者 12V。11、如何解决亚稳态。飞利浦大唐笔试亚稳态是指触发器无法在某个规定时间段内到达一个可确认的状态。当一个触发器进入亚稳
11、态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。12、IC 设计中同步复位与 异步复位的区别。南山之桥13、MOORE 与 MEELEY 状态机的特征。南山之桥14、多时域设计中,如何处理信号跨时域。南山之桥15、给了 reg 的 setup,hold 时间，求中间组合逻辑的 delay 范围。飞利浦大唐笔试Delay q,还有 clock 的 delay,写出决定最大时钟的因素，同时给出表达式。威盛 VIA 2003.11.06 上
12、海笔试试题18、说说静态、动态时序模拟的优缺点。威盛 VIA 2003.11.06 上海笔试试题19、一个四级的 Mux,其中第二级信号为关键信号 如何改善 timing。威盛 VIA2003.11.06 上海笔试试题20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。未知21、逻辑方面数字电路的卡诺图化简，时序同步异步差异，触发器有几种区别，优点，全加器等等。未知22、卡诺图写出逻辑表达使。威盛 VIA 2003.11.06 上海笔试试题23、化简 F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。威盛2
13、4、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain theoperation region of PMOS and NMOS for each segment of the transfer curve? 威盛笔试题 circuit design-beijing-03.11.0925、To design a CMOS invertor with balance ris
14、e and fall time,please definethe ration of channel width of PMOS and NMOS and explain?26、为什么一个标准的倒相器中 P 管的宽长比要比 N 管的宽长比大？仕兰微电子27、用 mos 管搭出一个二输入与非门。扬智电子笔试28、please draw the transistor level schematic of a cmos 2 input AND gate andexplain which input has faster response for output rising edge.(less de
15、laytime)。威盛笔试题 circuit design-beijing-03.11.0929、画出 NOT,NAND,NOR 的符号，真值表，还有 transistor level 的电路。Infineon 笔试30、画出 CMOS 的图，画出 tow-to-one mux gate。威盛 VIA 2003.11.06 上海笔试试题31、用一个二选一 mux 和一个 inv 实现异或。飞利浦大唐笔试32、画出 Y=A*B+C 的 cmos 电路图。科广试题33、用逻辑们和 cmos 电路实现 ab+cd。飞利浦大唐笔试34、画出 CMOS 电路的晶体管级电路图，实现 Y=A*B+C(D+E
16、)。仕兰微电子35、利用 4 选 1 实现 F(x,y,z)=xz+yz。未知36、给一个表达式 f=xxxx+xxxx+xxxxx+xxxx 用最少数量的与非门实现实际上就是化简。37、给出一个简单的由多个 NOT,NAND,NOR 组成的原理图，根据输入波形画出各点波形。Infineon 笔试38、为了实现逻辑A XOR BOR C AND D，请选用以下逻辑中的一种，并说明为什么？1INV 2AND 3OR 4NAND 5NOR 6XOR 答案：NAND未知39、用与非门等设计全加法器。华为40、给出两个门电路让你分析异同。华为41、用简单电路实现，当 A 为输入时，输出 B 波形为仕兰
17、微电子42、A,B,C,D,E 进行投票，多数服从少数，输出是 F也就是如果 A,B,C,D,E 中 1 的个数比 0多，那么 F 输出为 1，否则 F 为 0，用与非门实现，输入数目没有限制。未知43、用波形表示 D 触发器的功能。扬智电子笔试44、用传输门和倒向器搭一个边沿触发器。扬智电子笔试45、用逻辑们画出 D 触发器。威盛 VIA 2003.11.06 上海笔试试题46、画出 DFF 的结构图,用 verilog 实现之。威盛47、画出一种 CMOS 的 D 锁存器的电路图和版图。未知48、D 触发器和 D 锁存器的区别。新太硬件面试49、简述 latch 和 filp-flop 的
18、异同。未知50、LATCH 和 DFF 的概念和区别。未知51、latch 与 register 的区别,为什么现在多用 register.行为级描述中 latch 如何产生的。南山之桥52、用 D 触发器做个二分颦的电路.又问什么是状态图。华为53、请画出用 D 触发器实现 2 倍分频的逻辑电路？汉王笔试54、怎样用 D 触发器、与或非门组成二分频电路？*笔试55、How many flip-flop circuits are needed to divide by 16? (Intel) 16 分频？56、用 filp-flop 和 logic-gate 设计一个 1 位加法器，输入 ca
19、rryin 和 current-stage，输出carryout 和 next-stage. 未知57、用 D 触发器做个 4 进制的计数。华为58、实现 N 位 Johnson Counter,N=5。南山之桥59、用你熟悉的设计方式设计一个可预置初值的 7 进制循环计数器，15 进制的呢？仕兰微电子60、数字电路设计当然必问 Verilog/VHDL，如设计计数器。未知61、BLOCKING NONBLOCKING 赋值的区别。南山之桥62、写异步 D 触发器的 verilog module。扬智电子笔试module dff8(clk , reset, d, q);input clk;in
20、put reset;input 7:0 d;output 7:0 q;reg 7:0 q;always (posedge clk or posedge reset) if(reset) q = 0; else q = d;endmodule63、用 D 触发器实现 2 倍分频的 Verilog 描述？ 汉王笔试module divide2( clk , clk_o, reset); input clk , reset; output clk_o; wire in;reg out ; always ( posedge clk or posedge reset) if ( reset)out =
21、0; else out = in;assign in = out;assign clk_o = out; endmodule64、可编程逻辑器件在现代电子设计中越来越重要，请问：a) 你所知道的可编程逻辑器件有哪些？ b) 试用 VHDL 或 VERILOG、ABLE 描述 8 位 D 触发器逻辑。汉王笔试PAL，PLD，CPLD，FPGA。module dff8(clk , reset, d, q);input clk;input reset;input d;output q;reg q;always (posedge clk or posedge reset) if(reset) q =
22、0; else q = d;endmodule65、请用 HDL 描述四位的全加法器、5 分频电路。仕兰微电子66、用 VERILOG 或 VHDL 写一段代码，实现 10 进制计数器。未知67、用 VERILOG 或 VHDL 写一段代码，实现消除一个 glitch。未知68、一个状态机的题目用 verilog 实现不过这个状态机画的实在比较差，很容易误解的。威盛 VIA 2003.11.06 上海笔试试题69、描述一个交通信号灯的设计。仕兰微电子70、画状态机，接受 1，2，5 分钱的卖报机，每份报纸 5 分钱。扬智电子笔试71、设计一个自动售货机系统，卖 soda 水的，只能投进三种硬币
23、，要正确的找回钱数。1画出 fsm有限状态机；2用 verilog 编程，语法要符合 fpga 设计的要求。未知72、设计一个自动饮料售卖机，饮料 10 分钱，硬币有 5 分和 10 分两种，并考虑找零：1画出 fsm有限状态机；2用 verilog 编程，语法要符合 fpga 设计的要求；3设计工程中可使用的工具及设计大致过程。未知73、画出可以检测 10010 串的状态图,并 verilog 实现之。威盛74、用 FSM 实现 101101 的序列检测模块。南山之桥a 为输入端，b 为输出端，如果 a 连续输入为 1101 则 b 输出为 1，否则为 0。例如 a： 00011001101
24、10100100110b： 0000000000100100000000请画出 state machine；请用 RTL 描述其 state machine。未知75、用 verilog/vddl 检测 stream 中的特定字符串分状态用状态机写。飞利浦大唐笔试76、用 verilog/vhdl 写一个 fifo 控制器(包括空，满，半满信号)。飞利浦大唐笔试77、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：y=lnx，其中，x为 4 位二进制整数输入信号。y 为二进制小数输出，要求保留两位小数。电源电压为 35v 假设公司接到该项目后，交由你来负责该产品的设计，试讨论该产品
25、的设计全程。仕兰微电子78、sram，falsh memory，及 dram 的区别？新太硬件面试79、给出单管 DRAM 的原理图(西电版数字电子技术基础作者杨颂华、冯毛官 205 页图 914b)，问你有什么方法提高* time，总共有 5 个问题，记不起来了。降低温度，增大电容存储容量Infineon 笔试80、Please draw schematic of a common SRAM cell with 6 transistors,point outwhich nodes can store data and which node is word line control? 威盛笔试
26、题circuit design-beijing-03.11.0981、名词:sram,ssram,sdram名词 IRQ,BIOS,USB,VHDL,SDRIRQ: Interrupt ReQuestBIOS: Basic Input Output SystemUSB: Universal Serial BusVHDL: VHIC Hardware Description LanguageSDR: Single Data Rate压控振荡器的英文缩写(VCO)。动态随机存储器的英文缩写(DRAM)。名词解释，无聊的外文缩写罢了，比方 PCI、ECC、DDR、interrupt、pipeline
27、、IRQ,BIOS,USB,VHDL,VLSI VCO(压控振荡器) RAM (动态随机存储器)，FIR IIR DFT(离散傅立叶变换)或者是中文的，比方：a.量化误差 b.直方图 c.白平衡笔试是所有的人一起进行： 题型分 5 大类， FPGA 和 DSP 考一种就可以了， 我选的是 FPGA。C 的时间是半个小时，JAVA 的考试时间是一个小时，FPGA 是一个半小时，DSP 是 2 个小时。据我同学说，考软件的话，就选 C，C 比 JAVA 要简单些。我谈谈 FPGA 吧。 FPGA 的考试题目都是考数字电路的基础知识，只有几道一分的填空题涉及到FPGA 的基础知识。考试内容有：D 触
28、发器，RS 触发器，JK 触发器。其中 D 触发器有 3 道题目，RS 一道，是画时序图的。JK 触发器的题目就有点小郁闷了。一道是分频题，4 个 JK 触发器串在一起，JK 都是等于 1，输入 CLK=256KHZ，求输出是多少 HZ？还有一道是 2 个 JK 触发器串在一起，问当 Q0Q1 等于多少的时候，经过一个周期,Q0Q1 变为00？设计题 2 道： 一道是三人表决器，通过是 0，赞成是 0，少数服从多数。用逻辑门实现，没有非门。第二道是用 D 触发器实现一个 3 位加法器，也没有非门。最后的关于 FPGA 的附加题里面考的都很简单，不算总分，有道题目是设计一个带时能端的 D触发器的程序。
