数字电路基础再次修正.ppt

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1、体育工程信息技术系嵌入式硬件基础 嵌入式硬件基础第五讲 数字电路基础体育工程信息技术系嵌入式硬件基础 基本逻辑门电路 逻辑门电路是数字电路中最基本的逻辑元件。逻辑门电路是数字电路中最基本的逻辑元件。 所谓门所谓门: :就是一种开关，它能按照一定的条件去就是一种开关，它能按照一定的条件去控制信号的通过或不通过。控制信号的通过或不通过。 门电路的输入和输出之间存在一定的逻辑关系门电路的输入和输出之间存在一定的逻辑关系( (因果关系因果关系) )，所以门电路又称为逻辑门电路。，所以门电路又称为逻辑门电路。 基本逻辑关系为基本逻辑关系为“与与”、“或或”、“非非”三种三种。 下面通过例子说明逻辑电路的

2、概念及下面通过例子说明逻辑电路的概念及“与与”、“或或”、“非非”的意义。的意义。 数字电路中，由开关元件组成的可以实现一数字电路中，由开关元件组成的可以实现一定逻辑关系的电路称逻辑门电路。定逻辑关系的电路称逻辑门电路。体育工程信息技术系嵌入式硬件基础 逻辑门电路逻辑门电路 基本门电路基本门电路基本门电路基本门电路: :与门与门与门与门、或门或门或门或门、非门非门非门非门（又称（又称（又称（又称反相器反相器反相器反相器）。）。）。）。 与门与门与门与门 或门或门或门或门 非门非门非门非门体育工程信息技术系嵌入式硬件基础 非门非门非门非门定义：定义：定义：定义：输入与输出信号状态满足输入与输出信

3、号状态满足输入与输出信号状态满足输入与输出信号状态满足“ “非非非非” ”逻辑关系。逻辑关系。逻辑关系。逻辑关系。 非门电路：非门电路：非门电路：非门电路：逻辑符号：逻辑符号：逻辑符号：逻辑符号：波形图：波形图：波形图：波形图： A=1A=1（+5V+5V）时，）时，）时，）时，T T导通，导通，导通，导通，L L输出输出输出输出0.2V0.2V0.3V,0.3V,即：即：即：即：L=0L=0； A=0A=0（0V0V）时，）时，）时，）时，T T截止，截止，截止，截止，L L输出近似输出近似输出近似输出近似+5V,+5V,即：即：即：即：L=1L=1；体育工程信息技术系嵌入式硬件基础 与门与

4、门与门与门与门电路：与门电路：与门电路：与门电路：逻辑符号：逻辑符号：逻辑符号：逻辑符号：与门波形图：与门波形图：与门波形图：与门波形图：1）两个输入，一个输出）两个输入，一个输出2）分析电路，（围绕导通与否，先看输入，再分析输出）分析电路，（围绕导通与否，先看输入，再分析输出）3）确定逻辑关系，）确定逻辑关系，L=AB体育工程信息技术系嵌入式硬件基础 或门或门或门或门或门电路：或门电路：或门电路：或门电路：逻辑符号：逻辑符号：逻辑符号：逻辑符号：或门波形图：或门波形图：或门波形图：或门波形图：1）两个输入，一个输出）两个输入，一个输出2）分析电路，（围绕导通与否，先看输入，再分析输出）分析电

5、路，（围绕导通与否，先看输入，再分析输出）3）确定逻辑关系，）确定逻辑关系，L=A+B体育工程信息技术系嵌入式硬件基础 其他常见门电路其他常见门电路其他常见门电路其他常见门电路1. 1. 与非门与非门与非门与非门 与非门电路：与非门电路：与非门电路：与非门电路：逻辑符号：逻辑符号：逻辑符号：逻辑符号：与非门波形图：与非门波形图：与非门波形图：与非门波形图：逻辑关系式：逻辑关系式：逻辑关系式：逻辑关系式：提提 示示 常用门电路也可以由基本门电路常用门电路也可以由基本门电路常用门电路也可以由基本门电路常用门电路也可以由基本门电路“ “非门非门非门非门” ”、“ “与门与门与门与门” ”、“ “或或

6、或或门门门门” ”间接构成。例如：间接构成。例如：间接构成。例如：间接构成。例如： 通常我们将由逻辑符号表示的逻辑电路称为通常我们将由逻辑符号表示的逻辑电路称为通常我们将由逻辑符号表示的逻辑电路称为通常我们将由逻辑符号表示的逻辑电路称为“ “逻辑图逻辑图逻辑图逻辑图” ”。体育工程信息技术系嵌入式硬件基础 或非门或非门 或非门电路：或非门电路：或非门电路：或非门电路：逻辑符号：逻辑符号：逻辑符号：逻辑符号：或非门波形图：或非门波形图：或非门波形图：或非门波形图： 能够实现能够实现能够实现能够实现 “ “或非或非或非或非” ”逻辑关系的电路均称逻辑关系的电路均称逻辑关系的电路均称逻辑关系的电路均

7、称为为为为“ “或非门或非门或非门或非门” ”。在一个或门的输出端连接一个非门就构。在一个或门的输出端连接一个非门就构。在一个或门的输出端连接一个非门就构。在一个或门的输出端连接一个非门就构成了成了成了成了“ “或非门或非门或非门或非门” ”，如下图所示。，如下图所示。，如下图所示。，如下图所示。如图蓝色线条时如图蓝色线条时刻刻,L输出为输出为体育工程信息技术系嵌入式硬件基础 异或门异或门 异或门电路：异或门电路：异或门电路：异或门电路：逻辑符号：逻辑符号：逻辑符号：逻辑符号：双输入端异或门波形图：双输入端异或门波形图：双输入端异或门波形图：双输入端异或门波形图： 能够实现能够实现能够实现能够

8、实现 “ “异或异或异或异或” ”逻辑关逻辑关逻辑关逻辑关系的电路均称为系的电路均称为系的电路均称为系的电路均称为“ “异或门异或门异或门异或门” ”。异或门可由非门、与门和。异或门可由非门、与门和。异或门可由非门、与门和。异或门可由非门、与门和或门组合而成，如下图所示。或门组合而成，如下图所示。或门组合而成，如下图所示。或门组合而成，如下图所示。提提提提 示示示示 当输入端当输入端当输入端当输入端A A、B B 的电平状态互为的电平状态互为的电平状态互为的电平状态互为相反时，输出端相反时，输出端相反时，输出端相反时，输出端L L一定为高电平；当一定为高电平；当一定为高电平；当一定为高电平；当

9、输入端输入端输入端输入端A A、B B的电平状态相同时输出的电平状态相同时输出的电平状态相同时输出的电平状态相同时输出L L一定为低电平。一定为低电平。一定为低电平。一定为低电平。 体育工程信息技术系嵌入式硬件基础 同或门同或门 同或门电路：同或门电路：同或门电路：同或门电路：逻辑符号：逻辑符号：逻辑符号：逻辑符号：双输入端同或门波形图：双输入端同或门波形图：双输入端同或门波形图：双输入端同或门波形图：提提提提 示示示示 当输入端当输入端当输入端当输入端A A、B B 的电平状态互为的电平状态互为的电平状态互为的电平状态互为相反时，输出端相反时，输出端相反时，输出端相反时，输出端L L一定为低

10、电平；而一定为低电平；而一定为低电平；而一定为低电平；而当输入端当输入端当输入端当输入端A A、B B 的电平状态相同时，的电平状态相同时，的电平状态相同时，的电平状态相同时，输出端输出端输出端输出端 L L 一定为高电平。一定为高电平。一定为高电平。一定为高电平。 能够实现能够实现能够实现能够实现 A AB B “ “同或同或同或同或” ”逻辑关系的电路均称为逻辑关系的电路均称为逻辑关系的电路均称为逻辑关系的电路均称为“ “同或门同或门同或门同或门” ”。由非门、与门和或门组合而成的同或门及逻辑符号如下图所示。由非门、与门和或门组合而成的同或门及逻辑符号如下图所示。由非门、与门和或门组合而成

11、的同或门及逻辑符号如下图所示。由非门、与门和或门组合而成的同或门及逻辑符号如下图所示。体育工程信息技术系嵌入式硬件基础 例：根据输入波形画出输出波形例：根据输入波形画出输出波形例：根据输入波形画出输出波形例：根据输入波形画出输出波形ABY1有有“1 1”出出“1 1”，全，全“0 0”出出“0 0”&ABY1 1ABY2Y2体育工程信息技术系嵌入式硬件基础 逻辑代数逻辑代数 逻辑代数（又称布尔代数），它是分析设计逻辑代数（又称布尔代数），它是分析设计逻辑电路的数学工具。虽然它和普通代数一样逻辑电路的数学工具。虽然它和普通代数一样也用字母表示变量，但变量的取值只有也用字母表示变量，但变量的取值只

12、有“0 0”，“1 1”两种，分别称为逻辑两种，分别称为逻辑“0 0”和逻辑和逻辑“1 1”。这里。这里“0 0”和和“1 1”并不表示数量的大并不表示数量的大小，而是表示两种相互对立的逻辑状态。小，而是表示两种相互对立的逻辑状态。 逻辑代数所表示的是逻辑关系逻辑代数所表示的是逻辑关系，而不是数而不是数量关系。这是它与普通代数的本质区别量关系。这是它与普通代数的本质区别。体育工程信息技术系嵌入式硬件基础 (1) (1) 常量与变量的关系常量与变量的关系l1. 1. 逻辑代数运算法则逻辑代数运算法则l(2) (2) 逻辑代数的基本运算法则逻辑代数的基本运算法则自等律自等律0-10-1律律重叠律重

13、叠律还原律还原律互补律互补律交换律交换律体育工程信息技术系嵌入式硬件基础 普通代数普通代数不适用！不适用！证证: :结合律结合律分配律分配律A+1=1 A A=A.体育工程信息技术系嵌入式硬件基础 110011111100反演律反演律列状态表证明：列状态表证明：AB00011011111001000000吸收律吸收律(1) A+AB = A (2) A(A+B) = A对偶式对偶式体育工程信息技术系嵌入式硬件基础 对偶关系：对偶关系： 将某逻辑表达式中的与将某逻辑表达式中的与( ( ) )换成换成或或 (+)(+)，或，或(+)(+)换成与换成与( ( ) )，得到一个新的逻辑，得到一个新的逻

14、辑表达式，即为原逻辑式的对偶式。若原逻辑恒表达式，即为原逻辑式的对偶式。若原逻辑恒等式成立，则其对偶式也成立。等式成立，则其对偶式也成立。证明：证明：A+AB = A（3）（4）对偶式对偶式（5）（6）对偶式对偶式体育工程信息技术系嵌入式硬件基础 AB0 00 01 11 10 01 11 11 11 10 01 11 11 11 10 00 0反演律反演律反演律反演律摩根定律的证明摩根定律的证明摩根定律的证明摩根定律的证明等式两等式两等式两等式两边边的真的真的真的真值值表如表表如表表如表表如表1.31.31.31.3所示：所示：所示：所示：体育工程信息技术系嵌入式硬件基础 2. 逻辑函数的化

15、简 由逻辑状态表直接写出的逻辑式及由此画出由逻辑状态表直接写出的逻辑式及由此画出的逻辑图，一般比较复杂；若经过简化，则可的逻辑图，一般比较复杂；若经过简化，则可使用较少的逻辑门实现同样的逻辑功能。从而使用较少的逻辑门实现同样的逻辑功能。从而可节省器件，降低成本，提高电路工作的可靠可节省器件，降低成本，提高电路工作的可靠性。性。 利用逻辑代数变换，可用不同的门电路利用逻辑代数变换，可用不同的门电路实现相同的逻辑功能。实现相同的逻辑功能。化简方法化简方法公式法公式法卡诺图法卡诺图法体育工程信息技术系嵌入式硬件基础 例例1 1：化简化简（1 1）并项法）并项法例例2 2：化简化简（2 2）配项法）配

16、项法体育工程信息技术系嵌入式硬件基础 例例3 3：化简化简（3 3）加项法）加项法（4 4）吸收法）吸收法吸收吸收例例4:4:化简化简体育工程信息技术系嵌入式硬件基础 例例 ：分析下图的逻辑功能：分析下图的逻辑功能 (1) (1) 写出逻辑表达式写出逻辑表达式Y = Y2 Y3= A AB B AB.A B.A B.A. .A BBY1.AB&YY3Y2.体育工程信息技术系嵌入式硬件基础 2. 2. 编码器编码器 把二进制码按一定规律编排，使每组代码具把二进制码按一定规律编排，使每组代码具有一特定的含义，称为编码。有一特定的含义，称为编码。具有编码功能的逻辑电路称为编码器具有编码功能的逻辑电路

17、称为编码器。 n n 位二进制代码有位二进制代码有 2 2n n 种组合，可以表示种组合，可以表示 2 2n n 个信息。个信息。 要表示要表示N N个信息所需的二进制代码应满足个信息所需的二进制代码应满足 2 2n n N N体育工程信息技术系嵌入式硬件基础 (1) (1) 二进制编码器二进制编码器将输入信号编成二进制代码的电路。将输入信号编成二进制代码的电路。2n个个n位位编码器编码器高高低低电电平平信信号号二二进进制制代代码码体育工程信息技术系嵌入式硬件基础 (1) (1) 分析要求：分析要求： 输入有输入有8 8个信号，即个信号，即 N=8N=8，根据，根据 2 2n n N N 的的

18、关系，即关系，即 n n=3=3，即输出为三位二进制代码。，即输出为三位二进制代码。例：设计一个编码器，满足以下要求：例：设计一个编码器，满足以下要求：(1) (1) 将将 I I0 0、I I1 1、I I7 7 8 8个信号编成二进制代码。个信号编成二进制代码。(2) (2) 编码器每次只能对一个信号进行编码，不编码器每次只能对一个信号进行编码，不 允许两个或两个以上的信号同时有效。允许两个或两个以上的信号同时有效。(3)(3) 设输入信号高电平有效。设输入信号高电平有效。体育工程信息技术系嵌入式硬件基础 0 0 10 1 11 0 10 0 00 1 01 0 01 1 01 1 1I0

19、I1I2I3I4I5I6I7 7 (2) (2) 列编码表：列编码表：输入输入输输 出出Y2 Y1 Y0体育工程信息技术系嵌入式硬件基础 (3) (3) 写出逻辑式并转换成写出逻辑式并转换成“与非与非”式式Y2 = I4 + I5 + I6 +I7 = I4 I5 I6 I7.= I4+ I5+ I6+ I7Y1 = I2+I3+I6+I7 = I2 I3 I6 I7. . .= I2 + I3 + I6+ I7Y0 = I1+ I3+ I5+ I7 = I1 I3 I5 I7.= I1 + I3+ I5 + I7体育工程信息技术系嵌入式硬件基础 (4) (4) 画出逻辑图画出逻辑图10000

20、000111I7I6I5I4I3I1I2&1111111Y2Y1Y0体育工程信息技术系嵌入式硬件基础 0 1 10 0 10 1 11 0 00 1 01 0 11 1 00 1 1I0I1I2I3I4I5I6I7 7 练习练习 根据以下列编码表，设计一个编码器根据以下列编码表，设计一个编码器输入输入输输 出出Y2 Y1 Y0体育工程信息技术系嵌入式硬件基础 3. 3. 译码器和数字显示译码器和数字显示 译码是编码的反过程，它是将代码的组合译成一译码是编码的反过程，它是将代码的组合译成一个特定的输出信号。个特定的输出信号。(1) (1) 二进制译码器二进制译码器8 8个个3 3位位译码器译码器

21、二二进进制制代代码码高高低低电电平平信信号号体育工程信息技术系嵌入式硬件基础 状状 态态 表表 例：三位二进制译码器（输出高电平有效）例：三位二进制译码器（输出高电平有效）输输 入入A B CY0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 0 1 0 0 0 0 0 0 00 0 1 0 1 0 0 0 0 0 00 1 0 0 0 1 0 0 0 0 00 1 1 0 0 0 1 0 0 0 01 0 0 0 0 0 0 1 0 0 01 0 1 0 0 0 0 0 1 0 01 1 0 0 0 0 0 0 0 1 01 1 1 0 0 0 0 0 0 0 1输输 出出体育工程信息技术

22、系嵌入式硬件基础 Y0=A B CY1=A B CY2=A B CY3=A B CY7=A B CY4=A BCY6=A B CY5=A B C写出逻辑表达式写出逻辑表达式体育工程信息技术系嵌入式硬件基础 逻辑图逻辑图CBA111&Y0Y1Y2Y3Y4Y5Y6Y70 1 11 0 010000000AABBCC体育工程信息技术系嵌入式硬件基础 1. 1. 二进制译码器二进制译码器二进制译码器二进制译码器 二进制译码器是把二进制代码的所有组合状态都翻译出二进制译码器是把二进制代码的所有组合状态都翻译出二进制译码器是把二进制代码的所有组合状态都翻译出二进制译码器是把二进制代码的所有组合状态都翻译出

23、来的电路。如果输入信号有来的电路。如果输入信号有来的电路。如果输入信号有来的电路。如果输入信号有n n 位二进制代码，输出信号为位二进制代码，输出信号为位二进制代码，输出信号为位二进制代码，输出信号为mm个，个，个，个，mm = 2 = 2n n。 74LS13874LS138二进制译码器。二进制译码器。二进制译码器。二进制译码器。 74LS13874LS138译码译码器功能表器功能表器功能表器功能表输 入入输 出出 A2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 0 00 0 10 1 00 1 11

24、 0 01 0 11 1 01 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 另有三个附加的控制端另有三个附加的控制端另有三个附加的控制端另有三个附加的控制端体育工程信息技术系嵌入式硬件基础 (2) (2) 二二- -十进制显示译码器十进制显示译码器 在数字电路中，常常需要把运算结果用十在数字电路中，常常需要把运算结

25、果用十进制进制 数显示出来，这就要用显示译码器。数显示出来，这就要用显示译码器。二二 十十进进制制代代码码译译码码器器驱驱动动器器显显示示器器体育工程信息技术系嵌入式硬件基础 gfedcbaa.a.半导体数码管半导体数码管 由七段发光二极管构成由七段发光二极管构成例例： 共阴极接法共阴极接法a b c d e f g 1 1 0 1 1 0 1低低电电平平时时发发光光高高电电平平时时发发光光共阳极接法共阳极接法abcgdef+ +dgfecbagfedcba共阴极接法共阴极接法abcdefg体育工程信息技术系嵌入式硬件基础 b. b. 七段译码显示器七段译码显示器Q3 Q2Q1Q0agfedc

26、b译译码码器器二二 十十进进制制代代码码( (共阴极共阴极) )100101111117个个4位位体育工程信息技术系嵌入式硬件基础 七段显示译码器状态表七段显示译码器状态表gfedcbaQ3 Q2 Q1 Q0a b c d e f g 0 0 0 0 1 1 1 1 1 1 0 00 0 0 1 0 1 1 0 0 0 0 10 0 1 0 1 1 0 1 1 0 1 20 0 1 1 1 1 1 1 0 0 1 30 1 0 0 0 1 1 0 0 1 1 40 1 0 1 1 0 1 1 0 1 1 50 1 1 0 1 0 1 1 1 1 1 60 1 1 1 1 1 1 0 0 0 0

27、 71 0 0 0 1 1 1 1 1 1 1 81 0 0 1 1 1 1 1 0 1 1 9输输 入入输输 出出显示显示数码数码体育工程信息技术系嵌入式硬件基础 BS204A0A1A2A3CT74LS247CT74LS247+5V来来自自计计数数器器七段译码器和数码管的连接图七段译码器和数码管的连接图5107abcdefgRBI BI LTA11A22LT3BI4RBI5A36A07GND8911101213141516+UCCCT 74LS247CT74LS247CT74LS247型译码型译码器的外引线排列图器的外引线排列图abcdefg动画动画体育工程信息技术系嵌入式硬件基础 4. 数

28、据分配器和数据选择器 在数字电路中，当需要进行远距离多路数字在数字电路中，当需要进行远距离多路数字传输时，为了减少传输线的数目，发送端常通过传输时，为了减少传输线的数目，发送端常通过一条公共传输线，用多路选择器分时发送数据到一条公共传输线，用多路选择器分时发送数据到接收端，接收端利用多路分配器分时将数据分配接收端，接收端利用多路分配器分时将数据分配给各路接收端，其原理如图所示。给各路接收端，其原理如图所示。使能端使能端使能端使能端多路选择器多路选择器多路分配器多路分配器发发送送端端接接收收端端IYD0D1D2D3SA1A0传输线传输线A0A1D0D1D2D3S数据选数据选择控制择控制数据分数据

29、分配控制配控制体育工程信息技术系嵌入式硬件基础 (1) (1) 数据选择器数据选择器从多路数据中选择其中所需要的一路数据输出从多路数据中选择其中所需要的一路数据输出。例：四选一数据选择器例：四选一数据选择器输输入入数数据据输出数据输出数据使能端使能端D0D1D2D3WSA1A0控制信号控制信号体育工程信息技术系嵌入式硬件基础 (2) (2) 数据分配器数据分配器将一个数据分时分送到多个输出端输出。将一个数据分时分送到多个输出端输出。数数据据输输入入控制信号控制信号使能端使能端DY0Y1Y2Y3SA1A0数据输出端数据输出端确定芯片是否工作确定芯片是否工作确定将信确定将信号送到哪号送到哪个输出端

30、个输出端体育工程信息技术系嵌入式硬件基础 电路的输出状态不仅取决于当时的输入信号，电路的输出状态不仅取决于当时的输入信号，电路的输出状态不仅取决于当时的输入信号，电路的输出状态不仅取决于当时的输入信号，而且与电路而且与电路而且与电路而且与电路原来的状态原来的状态有关，当输入信号消失后，有关，当输入信号消失后，有关，当输入信号消失后，有关，当输入信号消失后，电路状态仍维持不变。这种具有存贮记忆功能的电路状态仍维持不变。这种具有存贮记忆功能的电路状态仍维持不变。这种具有存贮记忆功能的电路状态仍维持不变。这种具有存贮记忆功能的电路称为时序逻辑电路。电路称为时序逻辑电路。电路称为时序逻辑电路。电路称为

31、时序逻辑电路。时序逻辑电路时序逻辑电路 下面介绍下面介绍触发器触发器触发器触发器，它是构成时序电路的基本它是构成时序电路的基本它是构成时序电路的基本它是构成时序电路的基本逻辑单元。逻辑单元。逻辑单元。逻辑单元。体育工程信息技术系嵌入式硬件基础 双稳态触发器特点：特点：特点：特点：1 1、有两个稳定状态、有两个稳定状态、有两个稳定状态、有两个稳定状态“0”态态态态和和“1”态；态；2、能根据输入信号将触发器置成能根据输入信号将触发器置成能根据输入信号将触发器置成能根据输入信号将触发器置成“ “0”0”或或或或“ “1”1”态态态态；3 3、输入信号消失后，被置成的、输入信号消失后，被置成的、输入

32、信号消失后，被置成的、输入信号消失后，被置成的“0”或或“1”态态态态能能能能 保存下来，即具有记忆功能。保存下来，即具有记忆功能。保存下来，即具有记忆功能。保存下来，即具有记忆功能。双稳态触发器：双稳态触发器：双稳态触发器：双稳态触发器： 是一种具有记忆功能的逻辑单元电路，它能储存是一种具有记忆功能的逻辑单元电路，它能储存是一种具有记忆功能的逻辑单元电路，它能储存是一种具有记忆功能的逻辑单元电路，它能储存一位二进制码。一位二进制码。一位二进制码。一位二进制码。体育工程信息技术系嵌入式硬件基础 两互补输出端两互补输出端两输入端两输入端&Q QQ Q.G1&.G2S SD DR RD D 正常情

33、况下，正常情况下，正常情况下，正常情况下，两输出端的状态两输出端的状态两输出端的状态两输出端的状态保持相反。通常保持相反。通常保持相反。通常保持相反。通常以以以以Q Q端的逻辑电端的逻辑电端的逻辑电端的逻辑电平表示触发器的平表示触发器的平表示触发器的平表示触发器的状态，即状态，即状态，即状态，即Q Q=1=1，Q Q=0=0时，称为时，称为时，称为时，称为“ “1”1”态；反之为态；反之为态；反之为态；反之为“ “0”0”态。态。态。态。反馈线反馈线1. 1. 基本基本基本基本 R RS S 触发器触发器触发器触发器体育工程信息技术系嵌入式硬件基础 Q和Q是触发器的输出端触发器的触发器的0状态

34、状态触发器的触发器的1状态状态假设现在的触发器状态为假设现在的触发器状态为0状态状态(现态现态)1)当当 RD=0,SD=1 时时,将得到一个新的触发器状态将得到一个新的触发器状态(次态次态)1状态状态体育工程信息技术系嵌入式硬件基础 实际上,无论现态是0状态还是1状态,只要RD=1,SD=0,次态就是0状态;RD=0,SD=1,次态就是1状态。所以,RD叫做复位输入端,也叫置0端，SD叫做置位输入端,也叫置1端。例如现态为0状态,且RD=1 SD=0时，次态仍为0状态。 显然,现态和次态相同,也就是状态没有改变为了区分现态和次态,规定:2)接着,当 RD=1,SD=0时,也将得到一个新的状态

35、(次态) 0状态状态表示现态表示现态表示次态表示次态此例中保持不变体育工程信息技术系嵌入式硬件基础 3) RD=SD=0时,不管现态是0状态还是1状态,次态都保持原状,即:4) 当RD=SD=1时,不管现态是0状态或是1状态,输出为:非法状态因此 RD=SD=1 是不允许输入的信号,即有输入约束条件: RDSD=0总结得到基本RS触发器的真值表:状态变量（输入）状态输出设：体育工程信息技术系嵌入式硬件基础 .2 同步同步RS触发器触发器CP是同步信号，叫做时钟脉冲信号，简称时钟信号或时钟。当CP=0时，两个输入与门被封锁，触发器的状态不变；当CP=1时，两个输入与门被打开，触发器的状态由RS决

36、定。当第一个CP=1时决定的触发器状态，只有到下一个CP=1到来时才有可能改变一 电路结构体育工程信息技术系嵌入式硬件基础 例如输入信号如图CPSRQQ同步同步RS触发器的特性表触发器的特性表RS说明说明0000不变不变0011不变不变0101同同 S0111同同 S1000同同 S1010同同 S110不定不定非法非法111不定不定非法非法CP111111110XX不变不变X约束条件：约束条件：RS=0体育工程信息技术系嵌入式硬件基础 二 同步RS的动作特点 时钟电平控制。当CP=0时,触发器的状态不受RS的直接控制,R S的变化不能改变触发器的输出状态;当CP=1时,RS的变化直接影响Q,

37、且RS变化多少次,Q相应地变化多少次。即：多次变化现象. R、S之间有约束。不能允许出现R和S同时为1的情况，否则会使触发器处于不确定的状态。CPQRSCP=0时最后留下的状态是由最后一个不等于 00 的RS决定体育工程信息技术系嵌入式硬件基础 . 主从主从RS触发器触发器一一 主从主从RS触发器的结构及工作原理触发器的结构及工作原理体育工程信息技术系嵌入式硬件基础 1）当 CP=1，主触发器打开，从触发器被封锁主触发器输出由RS决定从触发器输出保持原状整个触发器的输出状态保持不变2）当 CP从 1 变到 0 的时刻，主触发器被封锁，从触发器被打开,主触发器的输出保持了 CP=1 时由 RS

38、决定的最后状态，且在整个 CP=0 期间主触发器的输出保持不变；从触发器的输出由主触发器的输出决定，则从触发器的输出在 整个 CP=0 期间保持不变。所以，整个触发器的输出变化只发生在CP信号的下降沿下降沿下降沿时钟 CP体育工程信息技术系嵌入式硬件基础 主从RS触发器的特性表CPSRQQQQCPS R说明说明X不变不变X00不不0 011变变0 0000 110同同0 101S1 0111 00不定不定非非1 11不定不定法法 1 1 CP回到低电平回到低电平后输出状态不后输出状态不定定波形图（时序图）体育工程信息技术系嵌入式硬件基础 JKJK触发器触发器&QQ &QQ1SCPRJK主从主从

39、JK触发器触发器体育工程信息技术系嵌入式硬件基础 1）J=1，K=0，若现态为 0，则：CP=1时主触发器置1，到CP=0时从触发器也置 1，J=1，K=0，若现态为 1，则：CP=1时主触发器不变，到CP=0时从触发器也不变所以， J=1，K=0 时触发器置 1，即：2）J=0，K=1 时，触发器置 0，即：四、 主从JK触发器工作原理3）J=K=0 时，触发器保持原状不变，即：4）J=K=1 时，如： 则：CP=1时主触发器置 1，CP=0时从触发器也置 1 即：同理，如：触发器置 0所以， J=K=1 时触发器翻转，即：体育工程信息技术系嵌入式硬件基础 主从JK触发器的符号主从JK触发器

40、的特性表CPJ K说明说明X不变不变X00不不0 011变变0 0000 110同同0 101J1 0111 001翻翻1 110转转 1 1 次态卡诺图JK00011101111011特性方程特性方程体育工程信息技术系嵌入式硬件基础 五 主从触发器的动作特点 1.触发器的动作分成两步,一步是CP=1,主触发器接受输入(S.R或J.K)被置成响应的状态;一步是CP下降沿到来时,从触发器根据主触发器的状态翻转。2.因主从触发器都是同步RS触发器,在CP=1期间输入信号都将对主触发器起控制作用。因此会导致主从触发器的一次变换现象。已知CP，J，K 的波形，试确定主从JK触发器的输出波形。CPJKQ

41、Q例体育工程信息技术系嵌入式硬件基础 主从触发器只有在CP=1时，输入信号保持不变的情况下，触发器的输出才和特性表一致。CPJKQQQQ体育工程信息技术系嵌入式硬件基础 维阻维阻D D触发器触发器1. 1. 逻辑电路和符号逻辑电路和符号体育工程信息技术系嵌入式硬件基础 2.2.工作原理工作原理为使用为使用CPCP和和D D功能，必须将功能，必须将 、 均置均置1 1。在在CPCP上升沿（上升沿（CPCP）到来之前）到来之前, CP=0, CP=0，R=1R=1，S=1S=1， ，输出状态保持不变。，输出状态保持不变。(1) (1) 设设D=1D=1， CPCP到来，到来， CP=1CP=1期间

42、，保持状态不变。期间，保持状态不变。 CPCP下降沿（下降沿（CPCP）到来，）到来， 保持不变。保持不变。(2) (2) 设设D=0D=0， CPCP到来，到来， CP=1CP=1期间，输出状态不变。期间，输出状态不变。 CPCP到来，到来， 保持不变。保持不变。特征方程式为特征方程式为: : CPCP上升沿时刻有效上升沿时刻有效体育工程信息技术系嵌入式硬件基础 常用的有施密特触发器和单稳态触发器。常用的有施密特触发器和单稳态触发器。 脉冲信号产生与整形的方法 获取脉冲信号获取脉冲信号的方法的方法 脉冲信号产生与脉冲信号产生与整形电路的实现整形电路的实现是一种多用途集成电路，只要外接少量阻容

43、是一种多用途集成电路，只要外接少量阻容元件就可构成施密特触发器、单稳态触发器和多元件就可构成施密特触发器、单稳态触发器和多谐振荡器等，使用方便、灵活，应用广泛。谐振荡器等，使用方便、灵活，应用广泛。 用多谐振荡器直接产生。用多谐振荡器直接产生。 用整形电路对已有波形进行整形、变换。用整形电路对已有波形进行整形、变换。 施密特触发器施密特触发器主要用以将缓慢变化或快速变化的主要用以将缓慢变化或快速变化的非矩形脉冲变换成陡峭的矩形脉冲。非矩形脉冲变换成陡峭的矩形脉冲。单稳态触发器单稳态触发器 主要用以将宽度不符合要求的脉主要用以将宽度不符合要求的脉冲变换成符合要求的矩形脉冲。冲变换成符合要求的矩形

44、脉冲。用门电路构成。用门电路构成。 用专用的集成电路。用专用的集成电路。 用用 555 定时器构成。定时器构成。 体育工程信息技术系嵌入式硬件基础 即即距距形形脉脉冲冲产产生生电电路路，由由于于距距形形脉脉冲冲中中含有丰富的谐波分量，故常称多谐振荡器。含有丰富的谐波分量，故常称多谐振荡器。 ( (1) )不需输入信号。不需输入信号。( (2) )无稳定状态，只有两个暂稳态。无稳定状态，只有两个暂稳态。 1.多谐振荡器 多谐振荡器的工作特点和符号多谐振荡器的工作特点和符号 通过电容的充电和放电，使两个暂稳态相互交替，通过电容的充电和放电，使两个暂稳态相互交替，从而产生自激振荡，输出周期性的矩形脉

45、冲信号。从而产生自激振荡，输出周期性的矩形脉冲信号。 GuO工作特点工作特点Astable Multivibrator体育工程信息技术系嵌入式硬件基础 2.单稳态触发器 工作特点与电路符号工作特点与电路符号 有一个稳态和一个暂稳态。无外触发脉冲有一个稳态和一个暂稳态。无外触发脉冲输入时，电路处于稳态；在外触发脉冲作用下，输入时，电路处于稳态；在外触发脉冲作用下，电路将从稳态翻转到暂稳态，经一段时间后，电电路将从稳态翻转到暂稳态，经一段时间后，电路又自动返回到原来的稳态。路又自动返回到原来的稳态。工工作作特特点点暂稳态时间长短取决于电路本暂稳态时间长短取决于电路本身的参数，与外加触发脉冲无关。身

46、的参数，与外加触发脉冲无关。monostable flip-flop体育工程信息技术系嵌入式硬件基础 单单稳稳态态触触发发器器暂稳态期间如再次被触发，对原暂稳时间暂稳态期间如再次被触发，对原暂稳时间无影响，输出脉冲宽度无影响，输出脉冲宽度 tW 仍从第一次触发开仍从第一次触发开始计算。始计算。 暂稳态期间如再次被触发，输出脉冲宽暂稳态期间如再次被触发，输出脉冲宽度可在此前暂稳态时间的基础上再展宽度可在此前暂稳态时间的基础上再展宽 tW 。 可可重重复复触触发发型型 不不可可重重复复触触发发型型 uOuI1uOuI限定符号限定符号“1 ”表示不可重复触发型单稳表示不可重复触发型单稳态触发器。态触

47、发器。限定符号限定符号“ ”表表示可重复触发型单稳态示可重复触发型单稳态触发器。触发器。 体育工程信息技术系嵌入式硬件基础 UOLUOH3.施密特触发器 (1)(1)施密特触发器的特性和符号施密特触发器的特性和符号 UT = UT+ - - UT- -回差电压回差电压施密特触发施密特触发器工作特点器工作特点 ( (1) )允许输入信号为缓慢变化的信号。允许输入信号为缓慢变化的信号。 ( (2) )有两个阈值电压。有两个阈值电压。 ( (3) )有两个稳态。有两个稳态。 UT+OuOuIUT- -正向阈值电压正向阈值电压负向阈值电压负向阈值电压 当当 uI 从小增大时，从小增大时，经过经过 UT

48、+ 处才能使输处才能使输出发生跃变。出发生跃变。 当当uI从大减小从大减小时，经过时，经过UT- -处才能处才能使输出发生跃变。使输出发生跃变。Schmitt TriggerUOLUOHUT+OuOuIUT- -uOuI具有施密特特具有施密特特性的与非门符号性的与非门符号体育工程信息技术系嵌入式硬件基础 OuItuOUT+UT- -Ot(2)(2)施密特触发器应用举例施密特触发器应用举例 波形变换波形变换 将三角波、正弦波和其它将三角波、正弦波和其它不规则信号变换成矩形脉冲。不规则信号变换成矩形脉冲。 UOHUOL uI UT+ 后，后，uO = UOL,只有当只有当 uI下降到经过下降到经过

49、 UT- - 时，时，uO 才会发生跃变。才会发生跃变。 uI UT- -后，后，uO = UOH只只有当有当 uI 上升到经过上升到经过 UT+时，时，uO 才会发生跃变。才会发生跃变。 体育工程信息技术系嵌入式硬件基础 脉冲整形脉冲整形 将受到干扰的或不符合边沿要求将受到干扰的或不符合边沿要求的信号整形成较好的矩形脉冲。的信号整形成较好的矩形脉冲。 OuItOuOtUT+UT- -体育工程信息技术系嵌入式硬件基础 4. 555定时器及其应用 555555定时器是一种将模拟电路和数字电路集成定时器是一种将模拟电路和数字电路集成定时器是一种将模拟电路和数字电路集成定时器是一种将模拟电路和数字电

50、路集成于一体的电子器件。用它可以构成单稳态触发器、于一体的电子器件。用它可以构成单稳态触发器、于一体的电子器件。用它可以构成单稳态触发器、于一体的电子器件。用它可以构成单稳态触发器、多谐振荡器和施密特触发器等多种电路。多谐振荡器和施密特触发器等多种电路。多谐振荡器和施密特触发器等多种电路。多谐振荡器和施密特触发器等多种电路。 555555定定定定时器在工业控制、定时、检测、报警等方面有广时器在工业控制、定时、检测、报警等方面有广时器在工业控制、定时、检测、报警等方面有广时器在工业控制、定时、检测、报警等方面有广泛应用。泛应用。泛应用。泛应用。(1) 555(1) 555定时器的结构及工作原理定

51、时器的结构及工作原理定时器的结构及工作原理定时器的结构及工作原理分压器：由三个等值电阻构成分压器：由三个等值电阻构成分压器：由三个等值电阻构成分压器：由三个等值电阻构成比较器：由电压比较器比较器：由电压比较器比较器：由电压比较器比较器：由电压比较器C1C1和和和和C2C2构成构成构成构成R-SR-S触发器触发器触发器触发器放电开关管放电开关管放电开关管放电开关管T T体育工程信息技术系嵌入式硬件基础 VAVB输出端输出端输出端输出端 电压电压电压电压控制端控制端控制端控制端 高电平高电平高电平高电平触发端触发端触发端触发端低电平低电平低电平低电平触发端触发端触发端触发端放电端放电端放电端放电端

52、复位端复位端复位端复位端UCC分压器分压器分压器分压器比较器比较器比较器比较器R R- -S S触发器触发器触发器触发器放电管放电管放电管放电管调转调转地地+C1+C2QQRDSD5K5K5KT2 24 456 67 78 83 31 1体育工程信息技术系嵌入式硬件基础 （3 3）555555定时器构成单稳态触发器定时器构成单稳态触发器定时器构成单稳态触发器定时器构成单稳态触发器 输入端输入端输入端输入端2 2采用负脉冲触发。平时采用负脉冲触发。平时采用负脉冲触发。平时采用负脉冲触发。平时u uI I=1=1。 电路电路电路电路图图图图3.36a 3.36a 单稳态触发器单稳态触发器单稳态触发

53、器单稳态触发器 图图图图3.36b 3.36b 波形图波形图波形图波形图 体育工程信息技术系嵌入式硬件基础 2/3 UCC2/3 UCC1/3 UCC011/3 UCC112/3 UCC1/3 UCC00RDSDV6V2比较结果比较结果比较结果比较结果1/3 UCC不允许不允许2/3 UCC+C1+C2.5K5K5KVAVBUCCRDSD562体育工程信息技术系嵌入式硬件基础 V V6 6V V2 22/3 2/3 U UCCCC1/3 2/3 2/3 U UCCCC1/3 1/3 U UCCCC2/3 1/3 1/3 U UCCCCQ QT T1 10 0保持保持保持保持导通导通导通导通截止

54、截止截止截止保持保持保持保持综上所述，综上所述，综上所述，综上所述，555功能表为：功能表为：功能表为：功能表为：QQRDSDT输出输出输出输出R RD DS SD D1 10 01 10 01 11 1Q QT T1 10 0保持保持保持保持导通导通导通导通截止截止截止截止保持保持保持保持体育工程信息技术系嵌入式硬件基础 (2)用 555 定时器组成施密特触发器 0uOuIUOL1/3VCC2/3VCCUOH当当TH=TR=uI2/3VCC时时电压传输特性为反相输出的滞回特性电压传输特性为反相输出的滞回特性uIuO当当TH=TR=uI1/3VCC时时1/3VCC0当当1/3VCC TH=TR

55、=uI2/3VCC时时当当uI1/3VCC时时当当uI由高电平逐渐下降，由高电平逐渐下降，且且1/3VCC uI1/3VCC时时不变不变不变不变1截止截止11导通导通01导通导通00V 状态状态OUTRD输输 出出 输输 入入TRTH0uOuIUOL1/3VCC2/3VCCUOHUT+ = 2/3 VCC UT- - = 1/3 VCC UT = UT+ - - UT- - = 1/3 VCC体育工程信息技术系嵌入式硬件基础 GNDVCCRDOUTCO555THTRDISVCC0.01 FRCuIuOuC- -+(3)用555 定时器组成单稳态触发器 电路结构电路结构 DISTHVCCR R、C 为定时元件为定时元件TRuIOUTuOGNDVCCRDCO0.01 FCuC- -+体育工程信息技术系嵌入式硬件基础 GNDVCCRDOUTCO555THTRDISVCC0.01 FR1CuOuC- -+R2(4)用 555 定时器组成多谐振荡器 电路结构电路结构 DISVCCR1THTRGNDVCCRDCO0.01 FOUTuOCuC- -+R2体育工程信息技术系嵌入式硬件基础 体育工程信息技术系嵌入式硬件基础 体育工程信息技术系嵌入式硬件基础 74LS164的真值表的真值表体育工程信息技术系嵌入式硬件基础 74LS165的真值表的真值表体育工程信息技术系嵌入式硬件基础