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1、和鸵莽淡彻牡粗圃暖孟起孽霜剐蔬技钡嗽涝弄协金廓怂岁氧厩缮诛雅眼律模块二十一组合逻辑电路模块二十一组合逻辑电路电工电子技术基础人民邮电出版社居尧椎美闭痴牌减淡赊翟馁速掇溜悔小愿巍蹦跌龙爱尝儿菏戴柬昂侥诧拥模块二十一组合逻辑电路模块二十一组合逻辑电路知识模块二十一 组合逻辑电路主要内容 常用集成组合逻辑电路的功能 ； 常用集成组合逻辑电路的基本应用方法。n重点 常用集成组合逻辑电路的基本应用方法盏扶英迭扰耸眠秘离恤腥哲聘侵汰翰索圆噪培审稽痛占椒抓姓妊辉睫磷何模块二十一组合逻辑电路模块二十一组合逻辑电路一、编码器 1编码器概述 （1）编码器的相关概念 在数字系统中，往往需要将某一信息变换成特定的代码
2、，例如邮政编码。把二进制数按一定的规律编排，例如8421码，再将所使用的每一种二进制代码状态都赋予特定的含义，即表示一个特定的信号或对象的过程，叫做编码。 编码器是将输入的电平信号编成二进制代码的电路，是实现编码操作的电路。 在数字系统中特别是在计算机系统中，常常要控制几个工作对象，例如微型计算机主机要控制打印机、磁盘驱动器、输入键盘等。当某个部件需要实行操作时必须先送一个信号给主机，经主机识别后再发出允许操作信号，并按事先编好的程序工作。这里会有几个部件同时发出服务请求的可能，而在统一时刻只能给其中1个部件发出允许操作信号。因此，必须根据轻重缓急，规定好这些控制对象允许操作的先后次序，即优先
3、级别。识别这些请求信号的优先级别并进行编码的逻辑部件称为优先编码器。 编码器的表示方法通常有功能表（真值表）、逻辑图、逻辑表达式和波形图等几种。这些表示方法可以互相转换。次巫尉粟弓葫蝶悦技竿档揩慌悦迈功入曳亮牛颇朽监揪墅疆倦锦摧荒谰盗模块二十一组合逻辑电路模块二十一组合逻辑电路（2）编码器模型 编码器的模型如图212（a）所示。通常编码器有m个输入端（I0Im-1），需要编码的信号从此处输入；有n个出端（Y0Yn-1），编码后的二进制信号从此处输出。m与n之间满足m2n的关系。另外，编码器还有使能输入端EI，它用于控制编码器是否进行编码；使能输出端EO和优先标志输出端CS等一些控制端，它们主要
4、用于编码器间的级联。编码器的功能就是从m个输入信号中选中一个并编成一组二进制代码并行输出。图 212 编码器模型和4-2线编码器(a)编码器的模型 (b)用或门实现该编码器的示意图映搅催整纬蚤楞汹柏绦篇填蔓惦舶雀固汐荆羹泵刊又闷燕卷禽想眯盈怒载模块二十一组合逻辑电路模块二十一组合逻辑电路 用或门实现该编码器的示意图如图212（b）所示。由于该编码器有4个输入端（A1 A3），2个输出端（F0、F1），故称为42线编码器。 在数字设备中，任何数据和信息都是用代码来表示的。所用的编码不同，实现这些编码的电路也不同，故编码器又可分为二进制编码器、二-十进制编码器和字符编码器等。2 编码器举例 常用优
5、先编码器74147、74148的简介如表211所示。寝霹这糊垮鲁逃蒸骆峙徐守她瑞单迈码嵌庇颅烂硫蹲锄啤穗堆详柞胡橙伊模块二十一组合逻辑电路模块二十一组合逻辑电路表21-1 编码器举例型号类型简介74HC147/74LS147/7414710线-4线优先编码器实物引脚图逻辑符号褐枉咒样侯浊娟阔赞画具旺半供谎炳末荣询嘴舵牧怕来女采典重殃员苗疏模块二十一组合逻辑电路模块二十一组合逻辑电路功能表说明：编码器有9个输入端（I1I9）和4个输出端(A、B、C、D)。其中I9状态信号级别最高，I1状态信号的级别最低。DCBA为编码输出端，以反码输出，D为最高位，A为最低位。一组4位二进制代码表示一位十进制数
6、。有效输入信号为低电平。若无有效信号输入即9个输入信号全为H，代表输入的十进制数是0，则输出DCBA=HHHH（L的反码）。若I1I9为有效信号输入，则根据输入信号的优先级别输出级别最高信号的编码。GS是优先编码工作状态标志。 晓曰讽虹噬舟的凛竣飘纶异储桅诡酒宠朴镰变医毋土撂净咸沸话但动泊酿模块二十一组合逻辑电路模块二十一组合逻辑电路74HC148/74LS148/741488线-3线优先编码器实物引脚图逻辑符号仓排恤犯嘴化旬查苹铁滨缸虑懒煮兽哮杀笑侍吃美巩箭才情恼邪钧郧民邯模块二十一组合逻辑电路模块二十一组合逻辑电路功能表说明：I7I0为低电平有效的状态信号输入端，其中I7状态信号的优先级别
7、最高，I0状态信号的优先级别最低。A2、A1、A0为编码输出端，以反码输出，A2为最高位，A0为最低位。EI为使能输入端。当EI=H时，无论输入信号 I7I0是什么，输出都是高电平；EI=L时，A2、A1、A0根据输入信号I7I0的优先级别编码。例如，表中第3行，输入信号I7为有效的低电平，则无论其他输入信号为低电平还是高电平，输出的BCD码均为LLL。EO为使能输出端，主要用于级联和扩展。GS用于标记输入信号是否有效。只要有一个输入信号为有效的低电平，GS变成低电平，它也用于编码器的级联。 H高电平 L低电平 任意电平（以下各表中功能表中符号的含义均相同）汾决捏盅煞椅荔骄城蛔惑抖次叙蹈椎耗帝
8、锨帽困倒丝臀荣绩漆芯颅希铂磕模块二十一组合逻辑电路模块二十一组合逻辑电路【例21.1】用两片74148组成16线4线的优先编码器，逻辑图如图213所示，试分析其工作原理。图213 例21.1逻辑图很袱湾胚宅抖汪抨屠褂挣首祁掇忍唇碎哀淬昔厕凳抛侵洽诲语谅周脉企蔡模块二十一组合逻辑电路模块二十一组合逻辑电路 【解】连接：高位片(II)输出使能端EO与低位片(I)输入使能端EI相连；高、低位片的A2A1A0相与，获得低三位输出码，而最高位码为高位片的GS端。 表21-1对逻辑图进行分析，可以得出：（1）当EI2=1时，EO2=1，从而使EI1=1，这时74148（）（）均禁止编码，它们的输出端A2A
9、1A0都是111。由电路图可知，GS=GS1GS2=1，表示此时整个电路的代码输出端DCBA=1111是非编码输出（其中1代表高电平 、0代表低电平，以下同）。（2）当EI2=0时，高片位（）允许编码，当若I15I8都是高电平，即无编码请 求 ， 则 EO2=0， 从 而 EI1=0， 允 许 低 片 位 （ ） 编 码 。 这 时 高 片 位A2A1A0=111，使门C、B、A都打开，C、B、A取决于低片位的A2A1A0，而D= GS2，总是等于1，所以输出代码在11111000之间变化。如果I0单独有效，输出为1111；如果I7及任意其他输入同时有效，则输出为1000，低片位以I7的优先级
10、别最高。（3）当EI2=0且I15I8中有编码请求（至少一个为低电平）时，EO2=1，从而EI1=1，高片位编码，低片位禁止编码。高片位的编码级别优先于低片位。此时D= GS2=0，C、B、A取决于高片位的A2A1A0，输出代码在01110000之间变化同理可知，高片位中I15的优先级别最高。 整个电路实现了16位输入的优先编码，其中I15具有最高的优先级别，优先级别从I15I0依次递减。膀披犹耍抢潞味猖棺操纺礼驾赐吼汲轻吝槽谁焦嫡颈儒峭数兴卉锣煞酱五模块二十一组合逻辑电路模块二十一组合逻辑电路二、译码器1译码器概述 译码是编码的逆过程。在编码时，所使用的每一个码字都表示一个确定的信号或者对象
11、，把这些码字翻译成原来的信息，就是译码。实现译码功能的电路称作译码器。译码器是将输入二进制代码译成相应的电平信号的器件。译码器的用处很多。在数字系统中，处理的是二进制代码，而人们习惯于用十进制，故常常需要将二进制代码翻译成十进制数字或字符，并直接显示出来。这一类译码器在各种数字仪表中广泛使用。在计算机中普遍使用的地址译码器、指令译码器，在数字通信设备中广泛使用的多路分配器、规则码发生器等也都是由译码器构成的。根据译码信号的特点可把译码器分为二进制译码器、二十进制译码器字符显示译码器等。 译码器的表示方法通常有功能表(真值表)、逻辑图、逻辑表达式和波形图等几种。这些表示方法可以互相转换。 译码器
12、的模型如图214（a）所示，它有n个输入端，需要译码的n位二进制代码从这里并行输入；有m个译码输出端，另外还有若干个使能控制端Ex，用于控制译码器的工作状态和译码器间的级联。 译码器的功能是将n位并行输入的二进制代码，根据译码要求，选择m个输出中的一个或几个输出译码信息。昂帅吓折峪忽柜卯蹦雨防慨侩概炙檄萌农糜詹钮臭纺蕾沸伏件培佑漱吩墒模块二十一组合逻辑电路模块二十一组合逻辑电路图 214 译码器示意图(a)译码器的模型 (b)两位二进制代码的译码器 简单的两位二进制代码的译码器，其逻辑图如图214（b）所示。该译码器的输入是一组两位二进制代码AB，输出是与代码状态相对应的4个信号Y3Y2Y1Y
13、0。诞另计尚菱弓剐郑抠柑喉邢荫耕淫褒垒庭召魂裔袍稳僚戚蓉奖房鉴仗丰上模块二十一组合逻辑电路模块二十一组合逻辑电路 将各种输入信号的取值组合送入译码器，可得到相应的输出信号。两位二进制代码的译码器真值表如表212所示。由该表可知，每一组输入代码，对应着一个确定的输出信号。 表212二进制译码器的真值表（其中1代表高电平 、0代表低电平，以下同）。译码器可以由分立元件、门电路或者集成电路构成。实际应用中最常用的是集成电路译码器，下面介绍几种常用集成译码器。斯唾西畴既茸怀退理康角啥氯挞暑前堡韵祟赊祈圾期杯废蹦既痘刃盗阀滴模块二十一组合逻辑电路模块二十一组合逻辑电路2译码器举例常用译码器74138、7
14、448的简介如表213所示。表213译码器举例型号类型简介74HC138/74LS138/741383-8译码器实物引脚图逻辑符号功能表 说明：C、B、A为3个输入端和Y0Y7为8个输出端。G1、G2A、G2B都是使能信号，当G1=L时，无论其他输入信号是什么，输出都是高电平，即无效信号。G1=H，G2A=G2B =L时，输出信号Y0Y7才取决于输入信号C、B、A的组合。输出信号Y0Y7为低电平有效。输 入输 出 G1G2A G2BC B AY0 Y1 Y2 Y3 Y4 Y5 Y6 Y7LHHHHHHHHHLLLLLLLLHLLLLLLLLL L LL L HL H LL H HH L LH
15、L HH H LH H HH H H H H H H HH H H H H H H HH H H H H H H HL H H H H H H HH L H H H H H HH H L H H H H HH H H L H H H HH H H H L H H HH H H H H L H HH H H H H H L HH H H H H H H L惺鸥焊钨峰恃点署控携系役臆颖思滦穗船碴淫淌纷屋饿壹仲过粟趋枯矩贼模块二十一组合逻辑电路模块二十一组合逻辑电路74HC48/74LS48/7448共阴极七段显示译码驱动器实物引脚图逻辑符号功能表说明：LT为试灯输入：当LT=L时，BI/RBO=H
16、时，若七段均完好，显示字形是“8”，该输入端常用于检查74LS48显示器的好坏；当LT=H时，译码器方可进行译码显示。用来动态消隐：当LT= H时，且RBI=L，输入DCBA=LLLL时，则BI/RBO=L使数字符的各段熄灭；消隐：BI/RBO为灭灯输入/灭灯输出，当BI=L时不管输入如何，数码管不显示数字，为控制低位灭零信号，当RBO=H时，说明本位处于显示状态，若RBO=L，且低位为零，则低位零被熄灭。寒牙纫腺腕亮凹讯命寄今衡诚暖赖骗慕价享伎拿颐怕腔帛镀河魄赢公棕芬模块二十一组合逻辑电路模块二十一组合逻辑电路【例212】用74138实现如下逻辑函数。（注：任意逻辑函数均有唯一的最小项表达式
17、，所以可以用74138实现任意一个三变量函数）。【解】（1）74138译码器的输出为输入变量的相应最小项之非，故先将逻辑函数式F写成最小项之反的形式。由摩根定理得：（2）变量A、B、C分别接三变量译码器的A2 A1 A0端，则有：用三变量译码器74LS138实现以上函数的逻辑图如图215所示。图215例21.2逻辑图冀袖状吝省饮尊舵怨掣脖引王娃瞥紧读卜朋捡滔凸寿俐淄蜂霹卢溜吱藐惩模块二十一组合逻辑电路模块二十一组合逻辑电路【例213】译码器的扩展：用两片74138实现4线16线译码。【解】：两片连接如图216所示。图216例21.3逻辑图利用译码器的使能端作为高位输入端如图216所示, 当A3
18、=0时, 由表213可知，低位片74LS138工作，对输入A3、A2、A1、A0进行译码，还原出Y0Y7, 则高位禁止工作；当A3=1时，高位片74LS138工作，还原出Y8Y15，而低位片禁止工作。 庶陷仰袱侄耪霖籍面失棕蕉御厢远均栏氢嘘订话尉栗损蓬孺储氓日昔囱靛模块二十一组合逻辑电路模块二十一组合逻辑电路【例214】图217所示为由二十进制编码器74LS147、字符译码器74LS48、共阴极数码管、非门74LS04各一块所构成的编/译码及数码显示实验电路图，试分析其功能。 图217例21.4逻辑图【解】：（1）该电路的功能就是在数码管上显示出 4 位抢答者的号码。有4个输入信号，如果有10
19、个输入信号， 则数码管将可以显示09这10个数字。 （2）无论哪个输入信号为低电平，数码管将显示该输入端号码。如果所有的输出信号都为高电平， 则数码管将显示数字0。 （3）编码器74LS147将一个输入信号编成了一组相应的二进制代码。 （4）ag 7个信号中哪个信号为高电平， 数码管与之相对应的那一段就会发亮。在74LS48输入端输入不同的二进制代码时， ag的输出也不同，数码管将显示不同的数字。ag的信号电平是按照输入代码对字型的要求输出的。 屹冻鬃解侵项窑腰胡定熔信卧哺昂祖堡领臀吟闽对罐坟碗莎茎捶祥潦浓私模块二十一组合逻辑电路模块二十一组合逻辑电路1.数据分配器的概念 数据分配是将一个数据
20、源来的数据根据需要送到多个不同的通道上去，实现数据分配功能的逻辑电路称为数据分配器。它的作用相当于多个输出的单刀多掷开关。 数据分配器的模型如图218所示。 三、数据分配器图218 分配器示意图 渠项牵归掣倾鹿但疚牡深俐源包睬壳跪址颐般岂搏虑弦删偿铺书请阅肮提模块二十一组合逻辑电路模块二十一组合逻辑电路2.数据分配器举例数据分配器通常用二进制集成译码器实现。【例215】由74138译码器实现分配器。【解】74138的引脚连接如下：（1）C、B、A 输入地址信号。（2）G1使能端，G2B接地。（3）输入数据端D接G2A。构成的分配器示意图如图219所示。 图219 分配器示意图 也秘减过庙孰尉叛
21、料芥伎谚覆失论探得购圆稿勃歧序昂号昭札驹戒揩贡鸟模块二十一组合逻辑电路模块二十一组合逻辑电路1数据选择器概念 数据选择器是在地址码的控制下，在同一时间内从多路输入信号中选择相应的一路信号输出的电路。数据选择器是一个多输入、单输出的组合电路，它的功能类似于一个多档开关。数据选择器示意图如图2110所示。四、数据选择器图2110 数据选择器示意图疵势埠歉痕识为掷菲些顺慨邹沾汐敏倾墒岗俘厢辜籍戏违震旧拂孜磕脚炉模块二十一组合逻辑电路模块二十一组合逻辑电路2数据选择器举例常用数据选择器74153、74151的简介如表214所示。表214 数据选择器器举例型号类型简介74HC153/74LS153/74
22、153双4 选一实物引脚图逻辑符号甸丧乱粗奉箕知旭遭络份女配裸割是龚对面味悦稍挡煮擞萝浙中剐溺踩侥模块二十一组合逻辑电路模块二十一组合逻辑电路功能表说明：该芯片包括两个相同的4选1数据选择器。从逻辑图可见(以下叙述中，省去区别A数据选择器和B数据选择器的下标)，I0 I3是数据输入端，S1、S0是选择输入端，S1为高位；Z是原码输出； 是选通端，低电平有效。 =H时，数据选择器不工作， =L时，输出函数表达式为 根据S1、S0的取值，决定I0 I3中的一个输出。 选择数据输入选通输出S1 S0I0 I1 I2 I3Z L LL LL HL LH LH LH HH H L H L H L H L
23、 HHLLLLLLLLLLHLHLHLH扼悟蘸颈盏蓄坐傲妥搬荆卵崔箭涪缎昂抗廓杖都啼盈墓陌拔肋爱婪渭帜嘱模块二十一组合逻辑电路模块二十一组合逻辑电路74HC151/74LS151/741518选1实物引脚图逻辑符号功能表说明：三个地址端C、B、A。可选择D0D7八个数据，两个互补输出端W和Y。 本袖孺蛰少摩艰甥丹氓扳绰憾冶捷码诫手诫疏孤鸯尔艳入恩遇恿杆履隅肌模块二十一组合逻辑电路模块二十一组合逻辑电路【例216】数据选择器的扩展。用两片74LS151连接成一个十六选一的数据选择器。 【解】十六选一的数据选择器的地址输入端有四位， 最高位A3的输入可以由两片八选一数据选择器的使能端接非门来实现，
24、低三位地址输入端由两片74LS151的地址输入端相连而成，连接图如图2111所示。当A3=0时, 由表214知, 低位片74LS151工作, 根据地址控制信号A3A2A1A0选择数据D0D7输出；A3=1时, 高位片工作, 选择D8D15进行输出。图2111例21.6逻辑图朵鸵肠攘垮羞医讣莱圃靡匀涌爵交椅差墒菇圃缝虐炊明罕轴疯嫩薪设体蔼模块二十一组合逻辑电路模块二十一组合逻辑电路思考与思考与练习练习21.1编码器的应用。利用74LS148编码器实现微控制器报警编码电路。图2112所示为利用74LS148编码器监视8个化学罐液面的报警编码电路。若8个化学罐中任何一个的液面超过预定高度时，其液面检
25、测传感器便输出一个0电平到编码器的输入端。编码器输出3位二进制代码到微控制器。此时，微控制器仅需要3根输入线就可以监视8个独立的被测点。试分析其原理。图2112题报警编码电路铱趣疏勃桑距足歼咽莎急技唬渗熟阉鲜缄人何打舶筐骚做蘸瞅厢翱蛙惮令模块二十一组合逻辑电路模块二十一组合逻辑电路21.2 试画出用4片8线3线优先编码器74148组成32线5线优先编码器的接线图（允许附加必要的门）。21.3 74LS138译码器作为数据分配器使用时，对于G1、G2B、G2A的设置，还有什么别的方法？21.4 为了74138译码器的第10脚输出为低电平，请标出各输入端应置的逻辑电平。21.5 试画出用4片3线8线译码器138组成5线32线译码器的连接图。 21.6 能否用译码器和与或门组成数据选择器？21.7 用数据选择器实现三变量多数表决器。21.8 用二十进制编码器、译吗器、发光二极管七段显示器，组成一个1数码显示电路。当09十个输入端中某一个接地时，显示相应数码。选择合适的器件，画出连线图。拂釉烈迸动笔串运恐浙又诀邵谓誊尽练资蜘忍杂躇崖企兰怪峰遮泣灶午擞模块二十一组合逻辑电路模块二十一组合逻辑电路
