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1、第5章 同步时序电路和数字系统设计5-1 同步时序电路的基本设计方法一. 设计步骤1. 根据要求，作出初始状态图或状态表。2. 进行状态化简。3. 状态分配(赋码)，决定触发器的个数。4. 触发器选型，写出各触发器输入端方程、输出方程和新状态方程。5. 检查所设计的电路能否自启动，如不能，应修改成自启动电路。6. 作出逻辑图，并画出完整状态图周嘉萎沸业汉汰钱污痢何祖粒残印玫虽滩吓水缅沂毯蒸状渺炮惶梢插赤锐第5章同步时序电路和数字系统设计第5章同步时序电路和数字系统设计例1. 设计一个模为6的加法计数器(1).S5S4S3S2S1S0/0/0/0/0/0/0(2) 无等价态。计数器无等价态。当输
2、入相同时，转移的新形状相同、输出也相同，则这二个状态等价。(3) 赋码r为状态数，k为触发器个数2kr klog2r 取k=3停渠狼矫栈挠日嘲嘲泥倪狮粮藕禁差储肃塌弥噎液寸舀留渗而涧拘瓢舀秉第5章同步时序电路和数字系统设计第5章同步时序电路和数字系统设计(4) 真值表Q3 Q2 Q1 Q3n+1 Q2n+1 Q1n+1 Z 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 1 0 0 1 1 0 0 1 1 1 0 0 0 1 0 0 1 0 1 0 1 0 1 0 0 0 1(a) 在同一输入条件下，具有相同次态的现态。(b) 同一个现态在相邻输入下的不同的次态。(c) 在所有输入
3、下，具有相同输出的现态。灌镭移铆塌忻掀轴刻惺棘食售急烤屉出鄙焦弗姥捍袋蝴膨纹贺诗岸苑尘湍第5章同步时序电路和数字系统设计第5章同步时序电路和数字系统设计 100000 011001 0010100101000111100001000111Q3Q2Q1Q3n+1Q2n+1Q1n+1Z(5) 110 111 000 /0/1耿霍居经归彪姨测韭梢啪判壶廓烬知象肢四恰能段篷乖抖渝顺养瞄缮锤懈第5章同步时序电路和数字系统设计第5章同步时序电路和数字系统设计(6)1JQK2JQK3JQK&ZCP轩褒名作污磅单峙蓑斋炊镭堡萨捅痈仰寿压渤棍枝幅鲜懈透坚底湃仗涧关第5章同步时序电路和数字系统设计第5章同步时序电
4、路和数字系统设计S0S1S3S20/0X=1/00/01/01/11/00/00/0例2：设计一个模为4的可控加法计数器。当X=0时，不变；X=1时，加法。(1) 模为4，所以有4个状态。 设：S0、S1、S2、S3S0/1S0/0S3/0S0/0S2/0S0/0S1/0S0/010YnXS0S1S2S3Yn+1/Z烷捕韭派需硬郝廓翰聪淋债惟成钾野四角以菜探猎宣急帮腐斟丢痒禄滑吹第5章同步时序电路和数字系统设计第5章同步时序电路和数字系统设计(2) 化简S1S2S3S1S2S0S0 S0 S1 S3S0 S0 S1 S2S0 S0 S2 S3(a) 次态相同(b)次态交错(c)次态互为隐含次态
5、等价具有传递性S0/1S0/0S3/0S0/0S2/0S0/0S1/0S0/010YnXS0S1S2S3Yn+1/Z藻敏啊广催檄菲届硝劳库跟苟曲畴坟范扫氯盯认被闸陨沁媚梯训挠孰篮煽第5章同步时序电路和数字系统设计第5章同步时序电路和数字系统设计X Q2 Q1 Q2n+1 Q1n+1 Z 0 0 0 0 0 0 0 0 1 0 1 0 0 1 0 1 0 0 0 1 1 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 0 1 1 0 1 1 1 0 0 1(4) 真值表(3) 赋码 r=4 k=2S0=00、S1=01、S2=10、S3=11S0/1S0/0S3/0S0/0S
6、2/0S0/0S1/0S0/010YnXS0S1S2S3Yn+1/Z贸整喂铰推音声按集咳混佑可器温抢忆湘铲示籍山嚣浦潘煤哟贬记瓶巳瞧第5章同步时序电路和数字系统设计第5章同步时序电路和数字系统设计01000000100101101010110001111000010011XQ2Q1Q2n+1Q1n+1ZX Q2 Q1 Q2n+1 Q1n+1 Z 0 0 0 0 0 0 0 0 1 0 1 0 0 1 0 1 0 0 0 1 1 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 0 1 1 0 1 1 1 0 0 1幸傍岛的忙钞纷翁摇拷涌吝双吝玖甚贫酶攒凉吉巷呆逆色箩盎南陈梗淹
7、爱第5章同步时序电路和数字系统设计第5章同步时序电路和数字系统设计(5) 无多余态，无需验证自启动。(6) 逻辑图（以T为例）1QT2QTXCP选T：选D：选JK：脸蛆承哦黔祖刨齐柔肮愈雍獭墩科鲤齿丽恢十品大诲治兴蜡络和伎辅烬驯第5章同步时序电路和数字系统设计第5章同步时序电路和数字系统设计例3. 设计一个检测电路，当输入序列中连续输入四个数码均为1时，检测电路输出为1，否则为0。(1) 状态图(a) 分析电路的逻辑功能，列出电路必须记住的不 同的输入序列或输出序列的特征。(b) 分别以这些状态为现态，考察在每一种可能的输入组合作用下，电路应转入哪个状态及相应的输出。如果发现有尚未定义的新状态
8、，则把新的状态加到状态图(表)中去，并构成完整的状态图。坍缩份膜斌塑选铸编矽赘苛均躯阶献励懂宝话漳地曹删痉编刽匪瘟母庇怂第5章同步时序电路和数字系统设计第5章同步时序电路和数字系统设计S0S4S3S1S20/00/00/00/01/01/01/00/01/11/1设S0原状态、S1收到一个”1”、S2连续收到2个”1”、 S3连续收到3个”1”、S4连续收到4个”1”S4/1S0/0S4/1S0/0S3/0S0/0S2/0S0/0S1/0S0/0X01YnS0S1S2S3S4Yn+1/Z倡棍杨正控渍惦绘技全努窖豌库钮辞肃涅夸掠互惠淤键碴甄载喳武翻粮晾第5章同步时序电路和数字系统设计第5章同步时
9、序电路和数字系统设计(2) 化简：寻找等价态(3) 赋码S0=00、S1=01、S2=11、S3=10X Q2 Q1 Q2n+1 Q1n+1 Z 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 1 0 0 0 1 0 1 0 1 1 1 0 1 1 0 1 0 1 1 1 1 0 0 0S4/1S0/0S4/1S0/0S3/0S0/0S2/0S0/0S1/0S0/0X01YnS0S1S2S3S4Yn+1/Z比较得：S3=S4伦蕴宦截楔邢砚痊壳设趁茅卧夺爬偿塞毒笋蒜谅震仙掸肠亭轻公愁替愤参第5章同步时序电路和数字系统设计第5章同步时序电路和数字系统
10、设计(4) 选用D触发器：(5) 无多余态100000111110000000000000Q2Q1X01000111100011X Q2 Q1 Q2n+1 Q1n+1 Z 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 1 0 0 0 1 0 1 0 1 1 1 0 1 1 0 1 0 1 1 1 1 0 0 0族域沤劣铁芥凛伎扩翘铅瘤苔蛤碟拈凰摇殴烹傻嫁鞠怂呐僵迟峪近短痴块第5章同步时序电路和数字系统设计第5章同步时序电路和数字系统设计(6) 逻辑图1QD2QDXCP琳曼暇席烹衙碗诺鹃剧壬酸气苏川抬性疙变食潜呕我酚柳辰份丁议鲤啥碧第5章同步时序
11、电路和数字系统设计第5章同步时序电路和数字系统设计二. 原始状态表的建立与状态化简例1：设计一个序列检测器，该检测器要检测的输入端为X，当收到的输入序列为010或1001时，在收到上述序列的最后一个0或1的同时输出一个1，其他情况下输出为0。(1) 确定电路的状态电路必须记住的输入为0、01、010、100、1001设S0“0”状态、S1收到一个“1”、S2收到“01”、S3收到“010”or“10”、S4收到“100”、S5收到“1001”宠懦擎愤幢妒忧裕萎挡啄颖看蘸碱泼胆浮坐轴蜕罚勉此夷澄瘩箩用忻霄炯第5章同步时序电路和数字系统设计第5章同步时序电路和数字系统设计S5/1S0/0S2/0S
12、4/0S1/0S3/1S1/0S3/0S2/0S0/010Yn+1/ZXYnS5S3S4S2S1S0S1/0S3/1所以S2=S5S0 S2 S3 S1S0 S1 4 23 1 4 2 S2S3S4S1S0S1S3S4S5S2(2) 状态化简：用隐含表(c) 输出相同、新状态不同，则填状态对(a) 输出不等，则不是等价对 用“”(b) 输出相同、新状态相同或为原状态对，则为等价对，用“”入柬个查肥琳格酸诚厉艇夯妊蹿敦燥馋泪谰郭娇歼丽盲尸患纳朴泞羔鲜琴第5章同步时序电路和数字系统设计第5章同步时序电路和数字系统设计例2：状态化简S(t)X=0X=1AA/0B/0BC/0A/1CB/0D/1DD/
13、0C/0N(t)/Z(t)DCBBCAA D B CB C A D所以A=D 、 B=CA=D B=CB=C A=D(1)刨眉痢魂禾乔钨裔报咋稼捷襟赌痴刁蹄淀辣沁严堡询矽堆摄脑圾火照姻蒜第5章同步时序电路和数字系统设计第5章同步时序电路和数字系统设计(2)N(t)/Z(t)S(t)X=0X=1AB/0H/0BE/0C/1CD/0F/0DG/0A/1EA/0H/0FE/1B/1GC/0F/0HG/1D/1ABCCDDEEFFGGHBB D H FB A H HB C H FG E C AD A H FD C F FA C H FE C B DA=C BD,HFB=D EG,A=CE=G A=C,
14、B=DHF E=G,B=D所以 ：A=C B=D E=G H=F 间帅娄候煤疙萍谐吹棺允颈莱抛梗续辛态骡漏宏阜酵君辩凛霜象叫珊拟商第5章同步时序电路和数字系统设计第5章同步时序电路和数字系统设计三. 用MSI时序模块实现同步时序电路由于一片MSI时序模块，如集成计数器、移位寄存器以及D触发器都包含有n个触发器，它们可以构成2n种不同的状态，因此可以用来实现时序电路，方法与分立元件有所不同。(1) 原则上不必对原始状态表进行状态化简，当然如状态化简可以降低硬件开销，则也进行状态合并。例74163可构成16个不同的状态，状态略大于16可进行合并，使它小于16，则只需一片74163。(2) 状态分配
15、原则与导出激励方程视所选用的MSI器件功能而定。录椎凄倘铜浆腑淫言磐钳逛骑宵渤普惰悉铆滥堡釉线实赦咙动咏被叔隅驹第5章同步时序电路和数字系统设计第5章同步时序电路和数字系统设计S2S7S6S5S4S3S100/000/000/000/100/100/110/110/110/101/101/101/100/101/110/1（1）分析：由于74163有16个状态，而现在仅需7个状态，所以不需化简，且仅用低3位就可。S1 S5 S6 S7S1 S2 S3 S4例1：已知某一时序电路的状态图如下，试用MSI集成 计数器74163并辅以中、小规模组合器件实现。状态图分两个环路：畦痔绢裸弹猎衡阵吨剂呜俊
16、油壮箩煤柿注檀翌逛癣汤绷诫瓶立宵钧求压核第5章同步时序电路和数字系统设计第5章同步时序电路和数字系统设计（2）使状态最简的编码：S1=000 S2=001 S3=010 S4=011 S5=100 S6=101 S7=110（3）当处于000状态时，74163要进行计数、保持、预置操作；在其他状态时，74163要进行计数、保持等二种操作。进行什么操作由x1x2决定计,预计,保计,保计,保计,预计,保计,保,预Q2Q1Q01001001110操作功能表：预疵怨输拂朔饭劫课舵蛛任嘻筐替骆心撬虾盼省儒净篡妓韵锹同鳞腮异八第5章同步时序电路和数字系统设计第5章同步时序电路和数字系统设计4. 分析Q2Q
17、1Q0101001x1x2CTPCTT1011001x1x2LD74163功能为：预置0计数 11保持 10在x1x2=00时，保持； 在x1x2=10时，计数；在x1x2=01时，预置；当Q2Q1Q0=000时1001001x1x2D2D1D0聋另梭蝎轴阐肤低议藕腰端伤鞍守闰桩黄壹丈伸鹏昏赵卯畅烘赏旋兜肄旅第5章同步时序电路和数字系统设计第5章同步时序电路和数字系统设计依次分析000111得：CTPCTTLDD2D1D0x1111x21x2+x1Q2Q1Q00101001110Z01x1x2x20x1x1Q2Q1Q00101001110x11111x21x2Q2Q1Q001010011100
18、00000100Q2Q1Q00101001110吵郑孺日勋桑梁扼耐搜囊裙彭球典讫颈些削甄难寒促庇屑棠佐以倾秒电莲第5章同步时序电路和数字系统设计第5章同步时序电路和数字系统设计CTTCTP74163CPA0 A1 A2MUXD7D6D5D4D3D2D1D0Y1A2 A1 A0 MUXD7D6D5D4D3D2D1D0Y2MUXD7D6D5D4D3D2D1D0A2 A1 A0 Y3100呸使搂池砒座惶恩桅诧俺叭己末怜辱抄人臻崇斧靴镇涵抛皑藤戳筛植掐杜第5章同步时序电路和数字系统设计第5章同步时序电路和数字系统设计S2S7S6S5S4S3S100/000/000/000/100/100/110/11
19、0/110/101/101/101/100/101/110/1（1）分析：移位寄存器74194在控制端作用下有左移、右移、保持、置数四种操作。左移、右移必须从DSR、DSL输入相应的二进制数。置数必须从并行输入端输入相应的二进制数。例2：已知某一时序电路的状态图如下，试用MSI集成 计数器74194并辅以中、小规模组合器件实现。欺乱锦石啃惠砂怒酶静倒皖盲增测歉藕汉瞄碧悯参敏缮涂晚丧募榆苯足斥第5章同步时序电路和数字系统设计第5章同步时序电路和数字系统设计（2）编码：S1=000 S2=001 S3=010 S4=011 S5=100 S6=101 S7=110（3）当处于011状态时，7419
20、4要进行保持、预置操作；在其他状态时，74194要进行右移、保持等二种操作。进行什么操作由x1x2决定保持，右移0保持，右移1保持，右移0保持,右1、0保持，置数保持，右移0保持，右移1QAQBQC1001001110操作功能表：时遇跳伏滔搐湍辉垒疫窗艳脾涉升坐缕接颅汕蓉萨枣羹胜虏控叫降锯簧藉第5章同步时序电路和数字系统设计第5章同步时序电路和数字系统设计4. 分析Q2Q1Q00001001x1x2M11101001x1x2M074194功能为：在x1x2=00时，保持； 在x1x2=10时，右移0；在x1x2=01时，右移1；当Q2Q1Q0=010时11001x1x2DSR0M1M00 0保
21、持0 1右移1 0左移1 1置数沫坡遍臣八庇碰雾陷池捻囚诧付嚣挡刽灵厄瞩毡耳烹秩掠虞剧糕漆淮岂魔第5章同步时序电路和数字系统设计第5章同步时序电路和数字系统设计依次分析000111得：M1DSRx1111x21x2+x1QAQBQC0101001110Z000000100QAQBQC0101001110M000x1000QAQBQC010100111000x11x2QAQBQC0101001110x2x2x1x1x1+x200x201QAQBQC010100111000ABC简晦谬渗瞬事绍竞译胃蔽研随赶晴建湿蛇慕瘴欲瞻绸谗舰介掣帮标租委靳第5章同步时序电路和数字系统设计第5章同步时序电路和数字系统设计A0 A1 A2MUXD7D6D5D4D3D2D1D0Y1A2 A1 A0 MUXD7D6D5D4D3D2D1D0Y2MUXD7D6D5D4D3D2D1D0A2 A1 A0 Y3001DSR74194CPM1M0炎擞搬握一鲸呸李私墩勒灼畴涉匠替取佳兑赞洪皂御慌井蔡诅呕枪碌并罐第5章同步时序电路和数字系统设计第5章同步时序电路和数字系统设计
