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1、第七章第七章 常用时序逻辑功能器件常用时序逻辑功能器件v 计数器计数器：统计时钟脉冲的个数。也可用于分频、：统计时钟脉冲的个数。也可用于分频、7.1 计数器计数器7.1.1 二进制计数器二进制计数器1. 二进制异步计数器二进制异步计数器定时、产生节拍脉冲等。定时、产生节拍脉冲等。（1）. 二进制异步加计数器二进制异步加计数器结构结构：. 将将D触发器触发器的的 输出端与输出端与D输入端输入端连连接接，构成，构成T触发器触发器； . 低位低位触发器的触发器的 与与高位高位触发器的触发器的CP端连接。端连接。1数字电子二进制异步加计数器的二进制异步加计数器的逻辑图逻辑图、状态图状态图、波形图波形图
2、。图图7.1.1(FIASH) 电路可作为电路可作为分频器分频器：Q0、Q1、Q2的周期分别的周期分别是计数脉冲是计数脉冲CP的的2倍、倍、4倍、倍、8倍，即对倍，即对CP构成构成2、4、8分频。分频。工作过程工作过程：CP上跳一次，上跳一次，Q0翻一次；翻一次； Q0下跳一次，下跳一次，Q1翻一次；翻一次； Q1下跳一次，下跳一次，Q2翻一次。翻一次。 从初态从初态000开始，每输入一个开始，每输入一个CP脉冲计数器脉冲计数器状态加状态加1，输入，输入8个个CP后计数器状态又为后计数器状态又为000，又，又称称23进制加计数器进制加计数器，模八加计数器模八加计数器（M=8）。）。2数字电子（
3、2）. 二进制异步减计数器二进制异步减计数器结构结构：. 将将D触发器触发器的的 输出端与输出端与D输入端输入端连连接接，构成，构成T触发器触发器； . 低位低位触发器的触发器的Q与与高位高位触发器的触发器的CP端连接。端连接。二进制异步减计数器的二进制异步减计数器的逻辑图逻辑图、状态图状态图、波形图波形图。图图7.1.4(FIASH)3数字电子归纳归纳：（1）n位二进制异步计数器由位二进制异步计数器由n 位位T触发器构触发器构成（对成（对D触发器触发器，将，将D与与 连接，对连接，对JK触发器触发器，将其将其J、K加加1）。各触发器之间的连接方式由）。各触发器之间的连接方式由加、减加、减计数
4、方式计数方式和触发器的和触发器的触发方式触发方式决定。决定。（2）在异步计数器中，高位触发器的翻转必）在异步计数器中，高位触发器的翻转必须在低位触发器翻转，产生进位或借位信号之须在低位触发器翻转，产生进位或借位信号之后才能实现。因此，异步计数器工作速度低。后才能实现。因此，异步计数器工作速度低。4数字电子2.二进制同步计数器二进制同步计数器 为提高计数速度，采用为提高计数速度，采用同步计数同步计数方式。方式。 CP脉冲同时接于各位触发器的脉冲同时接于各位触发器的CP输入端。输入端。当当CP脉冲来到时，应该翻转的脉冲来到时，应该翻转的触发器是同时翻触发器是同时翻转转的，没有各级的，没有各级延时时
5、间延时时间的的积累积累问题。问题。 同步计数器也称为并行计数器。同步计数器也称为并行计数器。5数字电子（1） 二进制同步加计数器二进制同步加计数器 采用采用JK触发器构成。触发器构成。 为使各触发器能在适当的时间翻转，必需对为使各触发器能在适当的时间翻转，必需对各触发器的各触发器的J、K输入端加适当的控制逻辑。输入端加适当的控制逻辑。结构结构：CP脉冲与各触发器的脉冲与各触发器的CP输入端连接；输入端连接；图图7.1.5(FIASH)6数字电子，CP下跳一次下跳一次Q0翻一次翻一次时，时，CP下跳下跳Q1翻翻时，时，CP下跳下跳Q2翻翻时，时，CP下跳下跳Q3翻翻图图7.1.5(FIASH)
6、同步计数器同步计数器触发器的翻转是同时进行的，工触发器的翻转是同时进行的，工作速度比作速度比异步计数器异步计数器高。高。 但是，控制电路复杂，其工作速度也受控制但是，控制电路复杂，其工作速度也受控制电路传输延时时间的限制。电路传输延时时间的限制。7数字电子二进制同步减计数器：二进制同步减计数器：结构结构：CP脉冲与各触发器的脉冲与各触发器的CP输入端连接；输入端连接；8数字电子（2） 二进制同步可逆计数器：二进制同步可逆计数器：可逆计数器可逆计数器既可作既可作加计数加计数又能作又能作减计数减计数。9数字电子X=1：加计数加计数X=0：减计数减计数10数字电子7.1.2 非二进制计数器非二进制计
7、数器例例7.1.1 用用D触发器设计一个触发器设计一个8421码十进制同步加码十进制同步加计数器计数器同步计数器设计步骤：同步计数器设计步骤：（1）确定状态数和触发器个数。）确定状态数和触发器个数。（2）列出状态表和驱动表。）列出状态表和驱动表。（3）按驱动表作驱动方程。）按驱动表作驱动方程。（4）按驱动方程作逻辑图。）按驱动方程作逻辑图。（5）画出完整的状态图，检查设计的计数器）画出完整的状态图，检查设计的计数器能否自起动。能否自起动。11数字电子（1）确定状态数和触发器个数）确定状态数和触发器个数 十进制计数器有十个状态需要四个触发器。十进制计数器有十个状态需要四个触发器。（2）列出状态表
8、和驱动表）列出状态表和驱动表12数字电子（3）按驱动表作驱动方程，采用卡诺图化简。）按驱动表作驱动方程，采用卡诺图化简。13数字电子14数字电子15数字电子16数字电子图图7.1.9(FIASH)（4）按驱动方程作逻辑图。）按驱动方程作逻辑图。17数字电子（5）画出完整的状态图，检查设计的计）画出完整的状态图，检查设计的计数器能否自起动。数器能否自起动。 按状态方程可求得现态按状态方程可求得现态为为10101111的各个次态。的各个次态。18数字电子图图7.1.9(FIASH) 从完整的状态图中从完整的状态图中可见，电路能自起动。可见，电路能自起动。19数字电子(1)74161的功能的功能 7
9、4161是是4位二进制同步加计数器位二进制同步加计数器。RD ：异步清零端异步清零端LD：预置数控制端预置数控制端A、B、C、D：预置数据输入端预置数据输入端EP、ET：计数使能端计数使能端CP：时钟输入端时钟输入端RCO：进位输出端进位输出端Q QA A、Q QB B、Q QC C、Q QD D ：计数输出端计数输出端7.1.3 集成计数器集成计数器1.集成计数器集成计数器74161 、 74LS193 、 74LS29020数字电子表表7.1.4 74161的功能表的功能表21数字电子（2） 74LS193的功能的功能74LS193的的特点：特点：v两个时钟输入端两个时钟输入端CPU和和C
10、PD ：在在RD=0、LD=1的条件下，的条件下，CPD1，计数脉冲从计数脉冲从 CPU输人，作输人，作加加计数；计数；CPU1，计数脉冲从计数脉冲从 CPD输人，作输人，作减减计数。计数。22数字电子v异步清零功能：异步清零功能：v异步预置数功能：异步预置数功能：清零信号清零信号 RD1时，计时，计数器的输出将被直接数器的输出将被直接置零；置零；RD 0，LD0时，立即时，立即把预置数据输人端把预置数据输人端A、B、C、D的状态置人计数器的状态置人计数器的的QA、QB、QC、QD端。端。23数字电子74LS193的功能表的功能表减减 计计 数数X X X X HHL加加 计计 数数X X X
11、 X HHLA B C DA B C DX XLLL L L LX X X XX XXH输出输出QA QB QCQD预制数据输入预制数据输入A B C D时钟时钟CPUCPD预制预制LD清零清零 RD24数字电子74LS290的特点：的特点：v包含包含1个个1位二进制计数器位二进制计数器和和1个异步五进制计数器个异步五进制计数器vR0（1） = R0（2） =1， R 9（1） R9（2） =0，直接置直接置0vR9（1） = R9（2） =1， 直接置直接置9vR0（1） R0（2） =0且且 R 9（1） R9（2） =0，加加计数计数（3） 74LS290的功能的功能从逻辑图看置从逻辑图
12、看置9时两个时两个置置0端中有一个必须为端中有一个必须为025数字电子74LS290的功能表的功能表计计 数数X LX L计计 数数L XX L计计 数数X LL X计计 数数 L XL XH L L HXH HX XL L L LX X LH HL L L LX L XH H输出输出QA QB QC QD时钟时钟CP置位输入置位输入 R9（1） R9（2）复位输入复位输入 R0（1） R0（2）从逻辑图看置从逻辑图看置9时两个时两个置置0端中有一个必须为端中有一个必须为026数字电子1.用集成计数器构成任意进制计数器用集成计数器构成任意进制计数器用用现有的现有的M进制集成计数器构成进制集成计
13、数器构成N进制集成计数器进制集成计数器（1） MN采用采用反馈清零法反馈清零法或或反馈置数法反馈置数法跳过跳过M-N个状态个状态反馈清零法反馈清零法适用于具有清零输入端的集成计数器适用于具有清零输入端的集成计数器例：用例：用74161构成九进制计数器构成九进制计数器27数字电子解：如下图解：如下图 RD= QDQA ，当当QDQCQBQA =1001时，时，使清零信号使清零信号RD=0，74161置零，重新从置零，重新从0000状态开状态开始新的计数周期。始新的计数周期。28数字电子反馈置数法反馈置数法适用于具有预置数功能的集成计数器适用于具有预置数功能的集成计数器例：用例：用74161构成九
14、进制计数器构成九进制计数器解：将集成计数器的任何一个状态，通过译码产生解：将集成计数器的任何一个状态，通过译码产生一个预置数控制信号反馈至预置数控制端，如下图一个预置数控制信号反馈至预置数控制端，如下图所示：所示：29数字电子当当Q QD =1时，时，LD=0，CP上跳，置数为上跳，置数为000030数字电子当当RCO=1时，时，LD=0，CP上跳，置数为上跳，置数为011131数字电子（2） MN要要采用多片集成计数器。片与片之间的连接方式有采用多片集成计数器。片与片之间的连接方式有并行进位并行进位和和串行进位串行进位两种两种并行进位并行进位：低位片的进位信号作为高位片的使能信：低位片的进位
15、信号作为高位片的使能信号号串行进位串行进位：低位片的进位信号作为高位片的时钟脉：低位片的进位信号作为高位片的时钟脉冲冲例：用例：用74HCT161组成组成256进制计数器进制计数器解：解：256=16*16*16，需用两片，需用两片74HCT161组成此计数器。组成此计数器。下图下图(a)为并行进位，为并行进位，(b)为为串行进位。串行进位。32数字电子（P256 图图7。1。18）（突出二者的区别？）（突出二者的区别？）33数字电子例：用例：用74LS290组成二十四进制计数器组成二十四进制计数器解：解：M=10，N=2424，需用两片需用两片74LS290组成此计数器。组成此计数器。两片都
16、接成两片都接成十进制计数器，然后将它们连接成十进制计数器，然后将它们连接成100进进制计数器制计数器。用反馈清零法将片用反馈清零法将片1的的QC和片和片2的的QB分别分别接至两芯片的接至两芯片的R0（1）和和R0（2）端，如下图：端，如下图：（P258 图图7。1。19）34数字电子7.2 寄存器和移位寄存器寄存器和移位寄存器7.2.1 寄存器寄存器v寄存器寄存器：用于存储代码或数据，：用于存储代码或数据， 主要由触发器组成。主要由触发器组成。一个一个D触发器可存储一位二进制代码，触发器可存储一位二进制代码， n位二进制代码要位二进制代码要n个个D触发器。触发器。 触发器的触发器的D输输入端加
17、欲寄存的数入端加欲寄存的数码，当码，当CP上跳时数上跳时数据存入，据存入，Qn+1=D。35数字电子4位位集成寄存器集成寄存器74LS175如下图所示如下图所示1D4D数据输入端，数据输入端，1Q4Q数据输出端，数据输出端， 数据反码输出，数据反码输出，RD清零端。清零端。当当CP上跳时数据存入上跳时数据存入。36数字电子74LS175的功能表的功能表L L L L 1D 2D 3D 4D保持保持L X X X X XH 1D 2D 3D 4DH H X X X XH L X X X X1Q 2Q 3Q 4QRD CP 1D 2D 3D 4D输输 出出输输 入入37数字电子7.2.2 移位寄存
18、器移位寄存器1.1.移位寄存器的工作原理移位寄存器的工作原理若干触发器串接起来，前一个触发器的输出作为后若干触发器串接起来，前一个触发器的输出作为后一个触发器的输入，即构成一个触发器的输入，即构成移位寄存器移位寄存器由由边沿边沿D触发器构成的触发器构成的4位位移位寄存器移位寄存器：图图7.2.2(FIASH)38数字电子由由主从主从JK触发器构成的触发器构成的4位位移位寄存器移位寄存器：（P263 图图7。2。4）39数字电子2.2.双向移位寄存器双向移位寄存器40数字电子7.2.3 集成移位寄存器集成移位寄存器74194A、B、C、D：并行输入端并行输入端S1、S0：控制输入端控制输入端DS
19、L：左移输入端左移输入端DSR：右移输入端右移输入端RD：清零输入端清零输入端CP：时钟脉冲输入端时钟脉冲输入端QA、 QB、 QC、 QD：输出端输出端41数字电子74194双向移位寄存器控制端的逻辑功能双向移位寄存器控制端的逻辑功能保持保持右移右移左移左移并行输入并行输入01010011S0S1完成的功能完成的功能控控 制制 信信 号号42数字电子74194的功能的功能L L L LQDn QCn QBnQAnD C B AH QDn QCn QBnL QDn QCn QBnQCn QBn QAn HQCn QBn QAn LQDn QCn QBnQAnX X X X X X X XD C B A X X X X X X X XX X X X X X X X X X X XXH（L）XX X X XX X H XL X X H X L X X X XX XH HH LH LL HL HL HLHHHHHHH12345678D C B A左移左移DSL 左移左移DSRS1 S2QD QC QB QA并行输入并行输入时钟脉冲时钟脉冲 CP串行输入串行输入控制信号控制信号输输 出出输输 入入清清零零RD序序号号43数字电子
