微电子学前沿问题课件

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1、DSM/VDSM与纳米尺度与纳米尺度IC设计设计SOC是是DSM/VDSM与纳米尺度与纳米尺度IC精确的模型精确的模型统一的物理设计方法统一的物理设计方法纳米纳米(90nm)尺度尺度IC设计方法设计方法超越传统金属超越传统金属/介质系统的互连线新概念介质系统的互连线新概念7/21/20241微电子学前沿问题微电子学前沿问题SOC 是是DSM/VDSM与纳米尺度与纳米尺度ICSOC的特点的特点一定是采用深亚微米一定是采用深亚微米/超深亚微米超深亚微米(DSM/VDSM)工工艺制造的。通常艺制造的。通常DSM指指0.5 m，而，而VDSM指指0.18 m，而纳米尺度指，而纳米尺度指0.1 m(10

2、0nm)SOC要求面积小、密度高；速度快、性能高；电要求面积小、密度高；速度快、性能高；电压压/功耗低、可靠性高。其中性能是核心功耗低、可靠性高。其中性能是核心精确的模型精确的模型器件模型器件模型逻辑元件模型逻辑元件模型互连线模型互连线模型统一的物理设计方法统一的物理设计方法纳米纳米(90nm)尺度尺度IC设计方法设计方法7/21/20242微电子学前沿问题微电子学前沿问题精确的模型精确的模型用于用于SPICE模拟的精确器件模型模拟的精确器件模型DSM/VDSM下的问题下的问题*器件中原来的次要器件中原来的次要(二级二级)效应成为一级效应效应成为一级效应短、窄沟效应、短、窄沟效应、DIBL等等

3、强场效应：热载流子；速度饱和等强场效应：热载流子；速度饱和等衬底杂质非均匀分布、器件结构变化衬底杂质非均匀分布、器件结构变化源漏寄生电阻源漏寄生电阻亚亚0.1微米效应：栅耗尽；速度过冲；量子效应等微米效应：栅耗尽；速度过冲；量子效应等一维模型成为二、三维模型一维模型成为二、三维模型*实验发现，不同几何尺寸实验发现，不同几何尺寸(W, L)器件的电学特性也不相同器件的电学特性也不相同*射频射频(RF)模拟电路要求非常精确的模型模拟电路要求非常精确的模型工业标准电路模拟器工业标准电路模拟器STAR-HSPICE所用的模型所用的模型7/21/20243微电子学前沿问题微电子学前沿问题BSIM *短沟

4、绝缘栅场效应晶体管短沟绝缘栅场效应晶体管(Berkeley Short-channel IGFET)模型模型*基于准二维分析，考虑了基于准二维分析，考虑了DSM、VDSM尺寸器件的各种尺寸器件的各种效应，是新发展起来的基于物理机理的模型效应，是新发展起来的基于物理机理的模型*版本进化版本进化BSIM3V3.2：6/16/1998BSIM3V3.2.4：1/1/2002BSIM3V3.3：7/29/2005BSIM4.3.0：5/9/2003。适于亚。适于亚0.1微米微米MOS器件。以及器件。以及BSIMSOI3.1.1：2/28/2003BSIM4.5.0: 7/29/2005*实例：实例：T

5、SMC 0.18 m CMOS器件的器件的BSIM3-SPICE模型模型PMOS、NMOS各各12个个Level-49模型模型W范围范围4个：个：10110.1、10.11.3、1.30.6，0.60.22 mL范围范围3个：个：211.2、1.20.5、0.50.18 m工艺偏差各分三种：工艺偏差各分三种：Typical，Fast，Slow每个模型每个模型163个参数个参数共共72个模型，总计个模型，总计11,736个参数个参数7/21/20244微电子学前沿问题微电子学前沿问题*BSIM模型的演化模型的演化CMC(Compact Model Coucil)组织组织*1995年年3月由月由T

6、I、IBM、Hitachi、Infineon、AMD、Motorola等公司发起，现有等公司发起，现有23个大公司成员个大公司成员*旨在促进电路模拟用器件紧缩模型的发展与标准化旨在促进电路模拟用器件紧缩模型的发展与标准化7/21/20245微电子学前沿问题微电子学前沿问题器件模型新进展：器件模型新进展：0.1微米；射频；低压低功耗微米；射频；低压低功耗*BSIM4: UC Berkeley by Chenming Hu, Mansun Chan, Xuemei (Jane) Xi, Kanyu M. Cao, Hui Wan, Wendong Liu, Xiaodong Jin, Jeff O

7、u*MOS9, 11: Philips Reserch Laboratories by D.B.M. Klaassen, R. van Langevelde, A.J. Scholten*EKV: Swiss Federal Institute of Technology by Christian Enz, Francois Krummenacher, Eric Vittoz*HiSIM: Hiroshima(广岛广岛) University, STARC by M.Miura-Mattausch, H.UenoBSIM3 BSIM4 MOS9 MOS11EKV HiSIM Modeling

8、methodAnalyticalAnalyticalAnalyticalAnalyticalAnalyticalIterativeInversionVt-basedVt-basedVt-basedquasi ys-basedHybridys-basedDC currentdriftDriftdriftdrift-diffusiondriftdrift-diffusionReferencingSourceDynamicSourceSourceBulkSourceSymmetryNoYesNoYesYesYesInduced gate noiseIgnoreYesYesYesIgnoreTunne

9、lingIgnoreYesIgnoreYesIgnoreYes7/21/20246微电子学前沿问题微电子学前沿问题射频射频(RF)下的器件模型下的器件模型*RF-MOSFET的性能的性能fT：增益带宽：增益带宽Ga：增益：增益NF：噪声系数：噪声系数 7/21/20247微电子学前沿问题微电子学前沿问题*准静态准静态(QS)模型到非准静态模型到非准静态(NQS)模型模型QS忽略了沟道电荷建立需要时间忽略了沟道电荷建立需要时间NQS采用沟道电荷弛豫时间方法采用沟道电荷弛豫时间方法7/21/20248微电子学前沿问题微电子学前沿问题7/21/20249微电子学前沿问题微电子学前沿问题*QS与与NQ

10、S模拟比较模拟比较7/21/202410微电子学前沿问题微电子学前沿问题*射频下射频下MOSFET等效电路等效电路7/21/202411微电子学前沿问题微电子学前沿问题射频无源元件射频无源元件片上电感：片上电感：CMOS衬底射频损耗导致低衬底射频损耗导致低Q值。两种值。两种*压焊线压焊线(bondwire)电感：电感： 0.1-4nH；Q值值50(2GHz)；容差；容差+/-20%*平面螺旋电感平面螺旋电感(planar spiral)： 100nH； Q值值10；自谐振问题严重；占；自谐振问题严重；占用面积大用面积大*缺乏电感普适性模型：当前只有经验性模型，满足高准确度的要求缺乏电感普适性模

11、型：当前只有经验性模型，满足高准确度的要求片上电容片上电容*构成方法构成方法栅电容：栅电容：单位面积电容值最大，必须工作于强反型区，线性范围有限单位面积电容值最大，必须工作于强反型区，线性范围有限金属绝缘体金属金属绝缘体金属(MIM)(MIM)电容，它具有很好的线性范围电容，它具有很好的线性范围多晶硅氧化层多晶硅多晶硅氧化层多晶硅(POP)(POP)结构的平行板电容结构的平行板电容*集成变容管：二极管型调节范围典型值为集成变容管：二极管型调节范围典型值为1010；反型模式可调节范围仍受；反型模式可调节范围仍受限于源漏寄生电容；积累模式可调节范围可以达到限于源漏寄生电容；积累模式可调节范围可以达

12、到3030；栅控模式可调节；栅控模式可调节范围可达范围可达53537/21/202412微电子学前沿问题微电子学前沿问题用于逻辑模拟的精确元件模型用于逻辑模拟的精确元件模型常规的延时模型常规的延时模型: Td_total = Td_intrinsic + kCload*采用线性的负载电容关系采用线性的负载电容关系DSM/VDSM下的问题下的问题*逻辑元件延时与负载电容呈非线性关系逻辑元件延时与负载电容呈非线性关系*与输入信号变化斜率与输入信号变化斜率(ISM)有关：有关：Ttotal=f(ISM, Cload)解决办法解决办法*新的延时模型采用新的延时模型采用4x4矩阵表矩阵表 + 线性内线性

13、内/外插方法外插方法实例：全加器模型，共实例：全加器模型，共48个个4x4矩阵、矩阵、768个参数个参数*输入输入a、b、c，输出本位和，输出本位和s、进位、进位co*延时关系延时关系对对a与与s间的延时关系有间的延时关系有8种情况种情况a、b、c排列组合排列组合3种种每种每种4x4矩阵表矩阵表对对s、c两个独立输出的延时两个独立输出的延时共共48个个4x4矩阵、矩阵、768个参数个参数7/21/202413微电子学前沿问题微电子学前沿问题用于布线后仿真的精确互连线模型用于布线后仿真的精确互连线模型DSM/VDSM下的问题下的问题*一维模型一维模型 二、三维模型二、三维模型*集总电容模型集总电

14、容模型 RCL传输线的传输线的RC树型分布网模型树型分布网模型*接触电阻和源漏电阻：注入、扩散区成为高阻区接触电阻和源漏电阻：注入、扩散区成为高阻区*金属线覆盖电容和边缘电容：平行板电容模型精度差金属线覆盖电容和边缘电容：平行板电容模型精度差解决方法解决方法*采取逐线提取采取逐线提取(net-by-net extraction)、全、全3D场方程解法场方程解法*对于初始提取得到的复杂对于初始提取得到的复杂RC网络约简提高提取速度网络约简提高提取速度*用与直接制造、测试数据比较的方法进行校准，以保持用与直接制造、测试数据比较的方法进行校准，以保持5%的精度的精度在互连线延时占优势的情况下，不仅在

15、互连线延时占优势的情况下，不仅SOC设计、验设计、验证，而且功耗、时序、信号完整性与可靠性分析都证，而且功耗、时序、信号完整性与可靠性分析都需要互连线信息的精确、快速提取需要互连线信息的精确、快速提取7/21/202414微电子学前沿问题微电子学前沿问题统一的物理设计方法统一的物理设计方法DSM、VDSM工艺下互连线延时占优势的基本事实震工艺下互连线延时占优势的基本事实震撼了传统的设计方法撼了传统的设计方法问题问题*传统设计过程划分为前端网表设计和后端物理设计传统设计过程划分为前端网表设计和后端物理设计*互连延时只有在后端物理设计的布局、布线完成后才能精确知道，互连延时只有在后端物理设计的布局

16、、布线完成后才能精确知道，则在前端网表设计时缺少主要的延时信息则在前端网表设计时缺少主要的延时信息*当后端物理设计不能满足时序要求时很难预料前端设计的改进方向当后端物理设计不能满足时序要求时很难预料前端设计的改进方向*前后端设计脱节产生的盲目性导致了设计迭代次数增加，甚至造成前后端设计脱节产生的盲目性导致了设计迭代次数增加，甚至造成迭代过程不收敛迭代过程不收敛(convergency, closure)的致命问题的致命问题布局、布线稳定性的概念布局、布线稳定性的概念*网表变化时，版图变化不剧烈网表变化时，版图变化不剧烈*设计迭代可收敛设计迭代可收敛*在设计初期就能对互连拓扑关系尽量精确地模型化

17、，以布局规划在设计初期就能对互连拓扑关系尽量精确地模型化，以布局规划(Floor-planning)为代表的物理综合成为为代表的物理综合成为SOC设计关键设计关键*将对互连有关键影响的物理特性融入到前端设计中，保持时序在整将对互连有关键影响的物理特性融入到前端设计中，保持时序在整个设计流程中的精确性与一致性个设计流程中的精确性与一致性7/21/202415微电子学前沿问题微电子学前沿问题物理综合方法物理综合方法*初始输入初始输入高层次网表高层次网表(RTL模块为空模块为空)、硬、硬IP的时序和物理模型、高层次设计约的时序和物理模型、高层次设计约束、束、I/O布局布局黑盒子规划黑盒子规划*初始布

18、局：空初始布局：空RTL模块模块(其时序与面积由用户根据快速特性模型预其时序与面积由用户根据快速特性模型预估估)、硬、硬IP模块模块*电源总线规划：为更精确地预见整体设计电源总线规划：为更精确地预见整体设计*设计规划总体布线器快速粗布顶层布线网，并预估模块间互连延设计规划总体布线器快速粗布顶层布线网，并预估模块间互连延时。发现时序与布线拥挤问题时及时调整模块划分，重复迭代时。发现时序与布线拥挤问题时及时调整模块划分，重复迭代*寄生参数提取对顶层线网生成精确延时模型，传给设计预算器寄生参数提取对顶层线网生成精确延时模型，传给设计预算器*预算器产生每个模块的物理可知的综合约束预算器产生每个模块的物

19、理可知的综合约束输出：初始布图、初始顶层电源规划、各模块初始综合约束、初始输出：初始布图、初始顶层电源规划、各模块初始综合约束、初始顶层布线顶层布线RTL规划规划*写出写出RTL模块，由模块，由RTL预估器根据综合约束生成预估门级网表预估器根据综合约束生成预估门级网表*基于这一更精确的基于这一更精确的RTL描述布局布线、调整迭代、产生延时模型描述布局布线、调整迭代、产生延时模型输出：各模块的输出：各模块的“全定制全定制”线负载模型、细化调整的整体布局和物线负载模型、细化调整的整体布局和物理设计、调整后的各模块设计预算理设计、调整后的各模块设计预算7/21/202416微电子学前沿问题微电子学前

20、沿问题门级规划门级规划*由各模块由各模块“全定制全定制”线负载模型和调整后的各模块设计预算对每线负载模型和调整后的各模块设计预算对每个个RTL模块再综合模块再综合(并行并行)生成最后网表生成最后网表*对每个对每个RTL模块详细布局布线模块详细布局布线(并行并行)、产生、产生RTL模块和整个芯片模块和整个芯片的时钟树的时钟树*发现时序问题：调整单元、管脚；改权重、布图拓扑结构；对问发现时序问题：调整单元、管脚；改权重、布图拓扑结构；对问题大的模块重新综合题大的模块重新综合*发现布线拥挤问题：除上述方法外，顶层重新布线发现布线拥挤问题：除上述方法外，顶层重新布线输出：输出：最后的整体布局、管脚分布

21、和顶层布线；各模块门级网表和详最后的整体布局、管脚分布和顶层布线；各模块门级网表和详细布局；时钟树综合结果、缓冲器分配细布局；时钟树综合结果、缓冲器分配布线与物理设计布线与物理设计*在门级规划基础上，完成各在门级规划基础上，完成各RTL模块最后布线。只需细微优化模块最后布线。只需细微优化(调调整门的大小、插入缓冲器等整门的大小、插入缓冲器等)，即可解决布线后发现的时序问题，即可解决布线后发现的时序问题时序错误初始预估综合布图布线黑盒子黑盒子RTL门级与物理设计门级与物理设计7/21/202417微电子学前沿问题微电子学前沿问题纳米纳米(90nm)尺度尺度IC设计方法问题设计方法问题设计实现纳米

22、尺度设计实现纳米尺度IC，开始于互连、，开始于互连、也结束于互连也结束于互连互连占优势互连占优势*Al-SiO2 ：0.25m*Cu-low：0.13m*90nm时，互连延时会时，互连延时会占总延时的占总延时的75互连延时性质变化互连延时性质变化*信号完整性信号完整性(SI)*电源线网压降电源线网压降(IR drop)90nm设计的时序分设计的时序分析若不包括析若不包括SI、IR drop将是没有意义的将是没有意义的7/21/202418微电子学前沿问题微电子学前沿问题SI与与IRdrop问题问题交叉耦合交叉耦合(cross coupling)*寄生电容：从与地线耦合寄生电容：从与地线耦合(与

23、线长成比例与线长成比例)扩展到与扩展到与邻线耦合邻线耦合(不再与线长成不再与线长成比例比例)*邻近线间电容交叉耦合导邻近线间电容交叉耦合导致延时不规律地变化致延时不规律地变化*右图为右图为0.18 m工艺下，工艺下，线距为线距为1x和和2x的变化例子。的变化例子。1x时：时：1mm线长：线长：+/-30%3mm线长：线长： +80/-60%电源线网的压降电源线网的压降(IR drop)*电源电源/地地(PG)线网的电阻产生线网的电阻产生IR drop，随特征尺寸减少而迅速增加，随特征尺寸减少而迅速增加*电源电压因电源电压因IR压降从压降从1.7V降到降到1.6V会引起会引起50以上的延时变化以

24、上的延时变化*有研究表明，有研究表明，1billion器件的器件的SOC设计必须层次化设计必须层次化*高容量高容量flaten能力：模块规模能力：模块规模10M器件，希望不采用嵌套器件，希望不采用嵌套(开销、优化限制开销、优化限制)方法方法纳米布线需要：在初始、最终阶段都重要纳米布线需要：在初始、最终阶段都重要*考虑物理的布线考虑物理的布线(Physical-aware Routing)*考虑制造的布线考虑制造的布线(Manufacturing-aware Routing)复杂设计规则：铜制程、多通孔、变宽度复杂设计规则：铜制程、多通孔、变宽度/间距布线、天线效应。间距布线、天线效应。光学邻近

25、效应修正光学邻近效应修正(Optical Proximity Correction, OPC)与相移掩模与相移掩模(Phase Shift Mask, PSM)*大量布线能力与性能：大量布线能力与性能：10M门门/日；并发寻址寄生参数提取、静态时序分析日；并发寻址寄生参数提取、静态时序分析(STA)和信号完整性分析和信号完整性分析(SI)7/21/202422微电子学前沿问题微电子学前沿问题纳米纳米IC设计物理分析需要设计物理分析需要*所见非所得所见非所得(What you see is not what you get)：需要纳米级的精确：需要纳米级的精确分析工具分析工具*寄生参数提取：单元

26、模型应当是寄生参数提取：单元模型应当是instance-specific*延时计算：考虑动态延时延时计算：考虑动态延时*信号电迁移：信号电迁移：Cu制程也有电迁移，包括制程也有电迁移，包括AC(300MHz)、DC引起的引起的电迁移电迁移*电源网格分析：电源网格分析：PG网占总连线约三分之二，要考虑网占总连线约三分之二，要考虑IR和和EM*电感：与电感：与SI密切相关密切相关7/21/202423微电子学前沿问题微电子学前沿问题小结：纳米尺度小结：纳米尺度IC设计技术问题，多数与互连线相关设计技术问题，多数与互连线相关设计尺寸与复杂性：是层次化设计，则设计尺寸与复杂性：是层次化设计，则与互连线

27、相关与互连线相关*需解决：设计能力；提早的精确分析；层次化管理需解决：设计能力；提早的精确分析；层次化管理基于基于SI和和IR的定时：的定时：与互连线相关与互连线相关*精确定时需要：实际的连线；先进的互连线模型；复杂的物理分析精确定时需要：实际的连线；先进的互连线模型；复杂的物理分析IR drop(电源电源/地网设计地网设计) ：与互连线相关与互连线相关*需解决：性能与抗噪；需解决：性能与抗噪；PG网抗电迁移的稳健性；降低功耗、漏电等网抗电迁移的稳健性；降低功耗、漏电等问题问题串扰与电感：串扰与电感：与互连线相关与互连线相关*需解决：串扰引入的噪声需解决：串扰引入的噪声 (SI)；电感引入的效

28、应；电感引入的效应(互连线串扰、互连线串扰、PG网振铃网振铃)电迁移电迁移(EM)：与互连线相关与互连线相关*需解决：电子风引起的金属空洞与堆积；互连线自热效应需解决：电子风引起的金属空洞与堆积；互连线自热效应数字数字-模拟集成：模拟集成： 50%的的SOC含含A/MS。与互连线有些相关。与互连线有些相关(somewhat)功耗：与互连线有些相关功耗：与互连线有些相关(somewhat)系统信号传输：考虑封装。系统信号传输：考虑封装。与互连线相关与互连线相关制造规则：铜互连、制造规则：铜互连、CMP、EUV光刻、天线效应等导致复光刻、天线效应等导致复杂设计规则。杂设计规则。与互连线相关与互连线

29、相关成品率优化：设计中值技术取代工艺角方法。成品率优化：设计中值技术取代工艺角方法。与互连线相关与互连线相关7/21/202424微电子学前沿问题微电子学前沿问题超越传统金属超越传统金属/介质系统的互连线新概介质系统的互连线新概念念新概念新概念设计选择：通过设计修改全局互连。设计选择：通过设计修改全局互连。方法、工具、方法、工具、异步异步(取消全局互连取消全局互连)封装中间互连：将部分性能要求高的互连移到封装封装中间互连：将部分性能要求高的互连移到封装“sea of leads”。成本、可靠性问题成本、可靠性问题3D互连：认为是获得高密度封装与互连最有效方互连：认为是获得高密度封装与互连最有效

30、方法，多层叠放、法，多层叠放、3D集成集成repeater达到减少全局互连达到减少全局互连延时。延时。散热问题散热问题RF/微波互连：片上局域网微波互连：片上局域网(LAN on a Chip)。成本、成本、面积、功耗、新系统架构问题面积、功耗、新系统架构问题光互联：认为是解决全局互连的主要选择。光互联：认为是解决全局互连的主要选择。光信号、光信号、设计工具问题设计工具问题其他方法：纳米管、自旋耦合、分子互连其他方法：纳米管、自旋耦合、分子互连等等7/21/202425微电子学前沿问题微电子学前沿问题说明说明全局互连线全局互连线*用插入重复器用插入重复器(repeater)减少延时减少延时确定

31、全局互连线长、宽确定全局互连线长、宽确定插入重复器确定插入重复器(反相驱动器反相驱动器)的数目的数目确定驱动器的晶体管尺寸确定驱动器的晶体管尺寸*存在反相器链晶体管尺寸的优化问题存在反相器链晶体管尺寸的优化问题7/21/202426微电子学前沿问题微电子学前沿问题3D-IC互连：文献报道的三种方法互连：文献报道的三种方法(a) Saraswat(b) Neudeck(c) Antoniadis7/21/202427微电子学前沿问题微电子学前沿问题RF/微波互连微波互连*共平面波导：共平面波导：CPW (coplanar waveguide)*微带传输线：微带传输线：MTL (microstri

32、p transmission line)*芯片间通信是通过芯片间通信是通过在在MCM内的微型无内的微型无线局域网线局域网(M-WLAN)7/21/202428微电子学前沿问题微电子学前沿问题用于互连的硅微光学用于互连的硅微光学(Silicon Micro-photonics)*硅微光学可能是解决进入纳米尺度硅微光学可能是解决进入纳米尺度SOC互连的主要途径互连的主要途径*光学元件光学元件光产生：例如，硅铒激光二极管光产生：例如，硅铒激光二极管(Si-Erbium LED)光传播：例如，光传播：例如， Si/SiO2光纤光纤光探测：例如，光探测：例如，Si/Ge探测器探测器7/21/202429

33、微电子学前沿问题微电子学前沿问题*优点优点将互连线将互连线LRC引起的延时最小化引起的延时最小化提供精确的时钟分布与系统同步提供精确的时钟分布与系统同步大大减少因互连线引起的功耗大大减少因互连线引起的功耗大大改善因互连线引起的串扰、电压隔离、阻抗匹配、大大改善因互连线引起的串扰、电压隔离、阻抗匹配、管脚电感等问题管脚电感等问题7/21/202430微电子学前沿问题微电子学前沿问题SOC设计、验证与设计、验证与IP复用复用7/21/202431微电子学前沿问题微电子学前沿问题软硬件协同设计方法软硬件协同设计方法软硬件协同设计软硬件协同设计(HW/SW Co-design)的主要内容的主要内容系统

34、的划分系统的划分(Partitioning)理论与技术理论与技术*硬件系统和软件系统的评估函数；划分算法硬件系统和软件系统的评估函数；划分算法*两个层次：软件与硬件的功能划分；各自内部功能的划分两个层次：软件与硬件的功能划分；各自内部功能的划分软硬件协同分析、验证软硬件协同分析、验证(理论和技术理论和技术)和测试方法和测试方法软硬件的生成与优化软硬件的生成与优化(综合的理论与技术综合的理论与技术)主要设计步骤主要设计步骤系统建模系统建模*数据流图数据流图(DFG)：适于：适于DSP系统系统*有限状态机有限状态机(FSM)：适于控制为主系统：适于控制为主系统*通信顺序处理通信顺序处理(CSP)*

35、程序状态机程序状态机(PSM)：适于控制：适于控制/数据为主系统，软件应用数据为主系统，软件应用*VHDL/Verilog：硬件与某些软件应用：硬件与某些软件应用7/21/202432微电子学前沿问题微电子学前沿问题系统方案评估系统方案评估*性能性能硬件：速度或数据率、芯片尺寸、可测试性、功耗等硬件：速度或数据率、芯片尺寸、可测试性、功耗等软件：执行时间、程序软件：执行时间、程序/数据数据/存储器的尺寸、流水作业性等存储器的尺寸、流水作业性等*成本：经费成本、设计人力成本等成本：经费成本、设计人力成本等*迅速产生对系统的一系列软硬件划分方案以供选择迅速产生对系统的一系列软硬件划分方案以供选择优

36、化的划分方案优化的划分方案*准备工作：定义目标粒度；选择设计标准；选择评估准备工作：定义目标粒度；选择设计标准；选择评估模型；定义衡量划分质量的单一成本值模型；定义衡量划分质量的单一成本值*寻找大量可能划分的一个优化的子集寻找大量可能划分的一个优化的子集协同综合协同综合*软件综合：用传统的编译器把复杂描述转换为传统软软件综合：用传统的编译器把复杂描述转换为传统软件程序件程序*硬件综合：硬件综合：高层综合：算法级综合、行为级综合、系统级综合高层综合：算法级综合、行为级综合、系统级综合RTL综合：包括顺序综合、逻辑综合、工艺映射综合：包括顺序综合、逻辑综合、工艺映射协同模拟：协同模拟：RTL(硬硬

37、)+指令集指令集(软软)7/21/202433微电子学前沿问题微电子学前沿问题SystemC与与OSCI1999年年9月月27日成立开放日成立开放SystemC促进会促进会(OSCI，Open SystemC Initiative)，主要的发起单位有，主要的发起单位有Synopsys、CoWare、Frontier、VSIA等等50多个多个EDA、系统和、系统和IC公司公司SystemC*是近年来发展的一种基于是近年来发展的一种基于C/C+风格的、有利于系统级风格的、有利于系统级IP建模与交建模与交换的系统描述语言换的系统描述语言*旨在建立推动旨在建立推动SOC设计产业的、具有互操作性的工具平

38、台设计产业的、具有互操作性的工具平台*它并不用特殊的语言结构扩展它并不用特殊的语言结构扩展C/C+，而是采用建立，而是采用建立C+类型库的方类型库的方法，仍然使用法，仍然使用ANSI-C+编译器。包括一个编译器。包括一个C+类型库和一个小巧的类型库和一个小巧的模拟器内核模拟器内核OSC Kit和授权和授权*目的：互操作性目的：互操作性*源码修改：源码修改：成员共享成员共享商用授权通过代理商用授权通过代理Open SystemCTM KitOpen Source CodeExecute/debug withstandard ANSI C+ toolsReference ManualTutoria

39、l & Examples统一的统一的SystemC语言语言7/21/202434微电子学前沿问题微电子学前沿问题SystemC架构架构Core仅提供一小组仅提供一小组constructs，建立与硬件结构化描述、并，建立与硬件结构化描述、并发、通信、同步等有关的描述模型发、通信、同步等有关的描述模型7/21/202435微电子学前沿问题微电子学前沿问题SystemC克服克服C/C+不具并发性、无时间概念、缺少硬件类不具并发性、无时间概念、缺少硬件类型的通信、重启动和多数据种类型的通信、重启动和多数据种类*模块：模块：SC_MODULE，是结构化、层次性实体，内部可含其他，是结构化、层次性实体，内

40、部可含其他module或进程或进程(process)。模块的。模块的constructor是是SC_CTOR*进程：进程：PROCESS，非层次性，由敏感信号引发，有三种，非层次性，由敏感信号引发，有三种方法：方法：SC_METHOD，无自己的执行线程，无自己的执行线程线程：线程：SC_THREAD，有自己的执行线程，有自己的执行线程时钟线程：时钟线程：SC_CTHREAD，必须同时指定时钟，敏感信号即时钟，必须同时指定时钟，敏感信号即时钟*端口：端口：PORT，单、双向，单、双向*信号：信号：SIGNAL分辨分辨(resolved)信号：信号：sc_signal_rv，具有多个驱动源，须接分

41、辨端口，具有多个驱动源，须接分辨端口非分辨非分辨(unresolved)信号信号时钟：时钟：SC_CLOCK，按时序正确模拟硬件的并发事件，按时序正确模拟硬件的并发事件*多种数据类型：多种数据类型：sc_bit; sc_logic; sc_int; sc_uint; sc_bigint; sc_biguint; sc_bv; sc_lv; sc_fixed; sc_ufixed; sc_fix; sc_ufix; 等等*基于周期基于周期(cycle-based)的模拟内核：可以实现快速模拟的模拟内核：可以实现快速模拟*支持多种抽象级别：系统级、算法级、支持多种抽象级别：系统级、算法级、RTL等

42、等*通信协议：提供多种通信语义义以在不同抽象级别描述通信协议：提供多种通信语义义以在不同抽象级别描述SoC和系统和系统I/O协议协议7/21/202436微电子学前沿问题微电子学前沿问题*描述描述D触发器的例子触发器的例子*最新版本：最新版本：SystemC 2.0.1，2001年，作者年，作者Synopsys, Inc.：Stan Y. Liao, etc.CoWare, Inc.：Harish Sarin, etc.VHDLLibrary ieee;Use ieee.std_logic_1164.all;Entity dff isPort(clock: in std_logic;Din:

43、in std_logic;Dout: out std_logic);End dff;Architecture rtl of dff isBeginProcessBeginWait until clockevent and clock=1;Dout=din;End process;End rtlVerilogModule dff(din, clock, dout);Input din;Input clock;Output dout;Reg dout;Always (posedge clock)Dout=din;End moduleSystemC/ dff.h#include “systemc.h

44、”SC_MODULE(dff) Sc_in din;Sc_in clock;Sc_iout dout;Void doit() Dout=din;SC_CTOR(dff) SC_METHOD(doit);Sensitive_pos clock;7/21/202437微电子学前沿问题微电子学前沿问题SOC的设计任务与流程的设计任务与流程*要求系统级厂商与半导体厂商更加密切的结合要求系统级厂商与半导体厂商更加密切的结合系统级系统级RTL级级物理级物理级硬件实现硬件实现验证与分析验证与分析软软 IP软件实现软件实现系统级系统级 IP硬硬 IPRTL 到到 GDS II流程流程C 编译器编译器汇编器汇编

45、器链接编辑器链接编辑器(IDE)7/21/202438微电子学前沿问题微电子学前沿问题*需要统一的语言：统一的需要统一的语言：统一的C/C+语言风格，使工语言风格，使工业界能够实现业界能够实现系统级系统级IP的模型建立与交换的模型建立与交换可互操作的工具构架的建立可互操作的工具构架的建立算法算法架构架构应用应用 使用C/C+ 专用语言 专用C扩展 C+ 类库使用C/C+Executable & Implementable SpecificationHardwareSynthesisSoftwareSynthesis7/21/202439微电子学前沿问题微电子学前沿问题*采用统一的采用统一的Sy

46、stemC设计方法设计方法C/C+a.outC/C+架构设计架构设计功能设计功能设计HW/SW 性能评估性能评估物理设计物理设计+7/21/202440微电子学前沿问题微电子学前沿问题*系统级系统级HW/SW协同设计、功能块产生、系统集成协同设计、功能块产生、系统集成系统功能的系统功能的C/C+描述描述(HW, SW, 环境环境)数字数字 HW功能块功能块设计设计SW功能块功能块设计设计模拟模拟混合信号混合信号HW功能块功能块设计设计系统架构系统架构异质异质多层次验证多层次验证7/21/202441微电子学前沿问题微电子学前沿问题SOC的高复杂性使验证成为设计的主要任务的高复杂性使验证成为设计

47、的主要任务传统模拟验证方法的问题传统模拟验证方法的问题*需要合理而充分地选取输入激励图案需要合理而充分地选取输入激励图案*不完备不完备(incompleteness) ，不能完全保证正确性，不能完全保证正确性*模拟时间太长，占据模拟时间太长，占据50%以上工作量以上工作量*模拟结果需要手工比较模拟结果需要手工比较解决方法：快速与完备性验证解决方法：快速与完备性验证静态验证静态验证(STV or STA, Static Timing Verification or Analysis; FV, Formal Verification)快速模拟快速模拟(CBC, Cycle Based Simula

48、tion; NCC, Native Compiled Code Simulator)硬件仿真硬件仿真(Hardware Prototype)、并行与分布式处理、并行与分布式处理SOC验证问题验证问题7/21/202442微电子学前沿问题微电子学前沿问题静态时序分析静态时序分析(STA)方法：将整个设计分成路径集合，计算每个路径的方法：将整个设计分成路径集合，计算每个路径的延时，检验是否违反时序要求延时，检验是否违反时序要求优点：覆盖所有路径，不需要输入激励图案，速度优点：覆盖所有路径，不需要输入激励图案，速度比传统的动态时序模拟方法快若干数量级倍，因而比传统的动态时序模拟方法快若干数量级倍，因

49、而具有几百万门规模的分析能力，它还可以给出充分具有几百万门规模的分析能力，它还可以给出充分的时序违反报告的时序违反报告缺点：仍然是不完备的验证，需要采用形式验证方缺点：仍然是不完备的验证，需要采用形式验证方法进行功能等价性检验法进行功能等价性检验形式验证形式验证(Formal Verification)方法方法优点优点*从数学上完备地验证电路实现对设计规范的符合性或正从数学上完备地验证电路实现对设计规范的符合性或正确性确性*用数学方法直接比较验证，不需要输入激励图案用数学方法直接比较验证，不需要输入激励图案*可以进行从系统级到门级验证，速度快可以进行从系统级到门级验证，速度快7/21/2024

50、43微电子学前沿问题微电子学前沿问题形式验证种类形式验证种类*等价性验证：两个方案的等价性。用于低层次验证，等价性验证：两个方案的等价性。用于低层次验证，已有商品化工具已有商品化工具*性质验证：验证方案是否满足用户给定的某些规则或性质验证：验证方案是否满足用户给定的某些规则或性质，用于高层次验证，尚不成熟性质，用于高层次验证，尚不成熟模型判别模型判别(Model Checking)：把要验证的时序电路抽象为有：把要验证的时序电路抽象为有限状态机限状态机(FSM)模型，用计算树逻辑模型，用计算树逻辑(CTL)时态语言描述规则时态语言描述规则或性质，采用状态机分析或态空间搜索验证符合性或性质，采用

51、状态机分析或态空间搜索验证符合性语言包含语言包含(Language Containment)：验证两个自动机方法间：验证两个自动机方法间的语言包含关系的语言包含关系符号轨迹求值符号轨迹求值(Symbolic Trajectory Evaluation)：用符号变：用符号变量代替传统模拟方法中的确定布尔值，一个周期就可得到所量代替传统模拟方法中的确定布尔值，一个周期就可得到所有可能的输出结果。只适于组合电路有可能的输出结果。只适于组合电路7/21/202444微电子学前沿问题微电子学前沿问题采用符号模型验证采用符号模型验证(SMV)方法，通过电路态空间穷尽搜索方法，通过电路态空间穷尽搜索确认系统

52、规范确认系统规范*用二叉决策图用二叉决策图(BDD)建立建立FSM模型表示电路：模型表示电路：BDD是一个有向无是一个有向无环图，电路可以用有序节点环图，电路可以用有序节点+逻辑值边的集合逻辑值边的集合有序有序BDD表示表示*用用CTL时态语言描述规则或性质：包括时态语言描述规则或性质：包括A(All)、E(Exist) 两种路两种路径量词，径量词， G(Global)、X(Next)、F(Final)、U(Until) 四种时态操四种时态操作符，组合得到八种作符，组合得到八种CTL时态操作符：时态操作符：Ex f，E f U g，EG f，AX f，EF f，AF f，AG f，A f U

53、g*符号模型判别符号模型判别(Temporal Logic Model Check)：计算：计算FSM模型的模型的合法状态空间合法状态空间S；计算满足待验证的；计算满足待验证的CTL性质的状态集合性质的状态集合T；然；然后比较是否有后比较是否有T S。若态。若态s S但但s T，则说明电路有些态不满，则说明电路有些态不满足待验证性质足待验证性质EX fEG fEF fAF fAG fAX f7/21/202445微电子学前沿问题微电子学前沿问题智权智权(IP)模块与设计复用模块与设计复用SOC设计是基于设计是基于IP的嵌入式设计的嵌入式设计uPDSPMemoryI/OSpecialty Con

54、trolAnalogRFuPDSPRAMRFAnalogCtrlSpec.7/21/202446微电子学前沿问题微电子学前沿问题IP模块的属性模块的属性芯片系统组成芯片系统组成*MCU核；核；DSP核；核；Memory核；总线与接口模块核；总线与接口模块*模拟电路、模拟电路、RF处理器；数字模拟混合信号电路处理器；数字模拟混合信号电路*嵌入式软、硬件嵌入式软、硬件IP模块模块*由相应模块的专家完成，通过授权的技术转移被用到芯由相应模块的专家完成，通过授权的技术转移被用到芯片系统中片系统中*IP模块必须具有可复用特征模块必须具有可复用特征*有软件、固件、硬件三种形式有软件、固件、硬件三种形式硬核

55、硬核(Hardcore)：经投片验证的版图。代价最高，可重复使用：经投片验证的版图。代价最高，可重复使用性最低。性最低。IP商提供的在特定工艺下的版图级模块，系统商不能商提供的在特定工艺下的版图级模块，系统商不能进行任何改动。相当于库单元。则进行任何改动。相当于库单元。则IP商的知识产权可完全得到商的知识产权可完全得到保护保护软核软核(Softcore)：可综合：可综合RTL模型。可重复使用的灵活性最高模型。可重复使用的灵活性最高固固核核(Firmcore)：带带有有布布局局规规划划信信息息的的逻逻辑辑门门级级网网表表。 IP商商提提供供的的与与工工艺艺无无关关的的RTL代代码码或或门门级级网

56、网表表。系系统统商商可可根根据据需需要要改改动，灵活性大。但动，灵活性大。但IP商的知识产权不易得到保护商的知识产权不易得到保护7/21/202447微电子学前沿问题微电子学前沿问题Systems HousesSemiconductor VendorsFabless Si VendorsIP DevelopersIP IntegratorsIP FabricatorsOther 3rd Parties7/21/202448微电子学前沿问题微电子学前沿问题IP设计方法及在设计方法及在SOC设计中的应用设计中的应用SOC设计是基于设计是基于IP的嵌入式设计：关键技术是设计再利用的嵌入式设计：关键技

57、术是设计再利用*设计的可重复使用性、可重复综合性、可重复集成性设计的可重复使用性、可重复综合性、可重复集成性*在各个层次上使用在各个层次上使用IP模块模块IP设计方法及在设计方法及在SOC设计中的应用设计中的应用*IP模块的设计：包括模块的设计：包括IP模块的确定和定义、模块的确定和定义、Soft/ Firm/Hard Core的的标准化模块设计和生成、标准化模块设计和生成、 IP模块的参数化和可复用性研究模块的参数化和可复用性研究*IP模块的利用：包括模块的利用：包括IP模块间的通信和接口综合技术，模块间的通信和接口综合技术，SOC中中IP模模块的验证、测试和容错技术块的验证、测试和容错技术

58、*SOC设计的设计的“IP化化”(即基于即基于IP的的SOC设计技术设计技术)：包括面向可复用：包括面向可复用IP模块的系统芯片集成、可靠性设计以及性能优化技术模块的系统芯片集成、可靠性设计以及性能优化技术关键关键IP模块研究与开发模块研究与开发*主要应用市场为主要应用市场为3C领域，合占整个市场需求的领域，合占整个市场需求的90%针对多媒体、数字移动电话、针对多媒体、数字移动电话、Internet硬件、硬件、 VCD/DVD、 CD/DVD-ROM硬驱、数码相机、数字摄象机等应用硬驱、数码相机、数字摄象机等应用Star-IP：MPU和和MCU；DSP；MPU(MCU)和和 DSP的结合称异构

59、双核的结合称异构双核外围外围-IP：总线、外设接口、时钟、：总线、外设接口、时钟、I/O。模拟模拟/混合信号混合信号IP：A/D、D/A、PLL、RF前端。前端。7/21/202449微电子学前沿问题微电子学前沿问题虚拟插座接口联盟虚拟插座接口联盟(VSIA)标准化的重要性：标准化的重要性：1996年年9月成立国际虚拟插座接口联盟月成立国际虚拟插座接口联盟(VSIA)组织。三个目标是组织。三个目标是*通过描述、推荐一组硬件和软件接口、格式与设计经验加速虚拟通过描述、推荐一组硬件和软件接口、格式与设计经验加速虚拟元件元件(VC)的设计复用的设计复用*采用分割采用分割取胜方法学，把设计复用问题分解

60、到元件级，按市场取胜方法学，把设计复用问题分解到元件级，按市场驱动和实用方式各个击破驱动和实用方式各个击破*为公司从各自习惯的设计方法转移到能够使用第三家为公司从各自习惯的设计方法转移到能够使用第三家VC标准化标准化设计方法提供基础，并进一步形成公司间基于因特网的设计方法提供基础，并进一步形成公司间基于因特网的VC交换交换的产业化的产业化工作步骤工作步骤*VSI架构文本架构文本(Architecture Document)：已发布版本：已发布版本V1.0建立建立VC术语术语定义定义VC设计商需提供的设计商需提供的VC内容内容(deliverables)和数据格式和数据格式*VC内容内容(del

61、iverables)：V2.4.1*设开发工作组设开发工作组(DWG)，细化，细化deliverables选择典型的、可公开的选择典型的、可公开的VC，定义推荐的提供内容，如测试、逻辑，定义推荐的提供内容，如测试、逻辑设计、物理设计、通信协议、总线接口等设计、物理设计、通信协议、总线接口等进一步扩展到包括模拟进一步扩展到包括模拟/混合信号设计、参数化混合信号设计、参数化VC、可综合行为模、可综合行为模型的提供等，逐步完善型的提供等，逐步完善DWG根据需要设立和变化，最初根据需要设立和变化，最初6个，后来个，后来8个，现在个，现在9个个7/21/202450微电子学前沿问题微电子学前沿问题九个九

62、个DWG的任务的任务(随形势发展而增设与随形势发展而增设与取消取消)*系统级设计：系统级设计：V2.1。定义与。定义与SOC系统级设计相关的系统级设计相关的VC共性术语，使共性术语，使VC用户可以评估与选择，包括带宽、功能、编码尺寸和性能等用户可以评估与选择，包括带宽、功能、编码尺寸和性能等*混合信号设计：短期目标是开发把已存在的硬混合信号模块集成到混合信号设计：短期目标是开发把已存在的硬混合信号模块集成到大数字系统的集成、测试标准与指南大数字系统的集成、测试标准与指南*实现实现/验证：验证：V1。定义基于。定义基于VC的系统的实现与验证所需要的数据表的系统的实现与验证所需要的数据表示标准。内

63、容广泛，既涵盖与工艺无关的系统级设计及特定工艺实示标准。内容广泛，既涵盖与工艺无关的系统级设计及特定工艺实现、又涵盖给定工艺的逻辑与物理设计现、又涵盖给定工艺的逻辑与物理设计*硬件发展的软件硬件发展的软件*实现实现*IP保护：保护：V1.0。定义保护基于。定义保护基于IP提供者商业需要的各种形式提供者商业需要的各种形式VC价值价值的知识产权的机构的知识产权的机构*制造相关的测试：定义对测试架构可选插座系列类型，各种制造相关的测试：定义对测试架构可选插座系列类型，各种VC接口接口需与之兼容需与之兼容*片上总线：片上总线：V2。评估已有总线标准，产生一个。评估已有总线标准，产生一个VC间通信可选用

64、的间通信可选用的总线目录，必须具有可扩展性和可测试性总线目录，必须具有可扩展性和可测试性*基于平台的设计基于平台的设计*VC的质量的质量*VC的移植：的移植：V2.2。定义格式、属性等。定义格式、属性等*功能的验证功能的验证7/21/202451微电子学前沿问题微电子学前沿问题思考题思考题DSM/VDSM与纳米尺度与纳米尺度IC设计设计*在深亚微米在深亚微米/超深亚微米及纳米尺度下，影响器件、逻辑元件、互连超深亚微米及纳米尺度下，影响器件、逻辑元件、互连线模型精确度的因素有哪些？线模型精确度的因素有哪些？*什么是设计收敛性问题？是如何发生的？应当如何解决？什么是设计收敛性问题？是如何发生的？应当如何解决？*为什么在纳米尺度下，互连线会引起信号完整性和电源为什么在纳米尺度下，互连线会引起信号完整性和电源/地线的地线的IRDrop问题？它们对性能有哪些影响？问题？它们对性能有哪些影响？SOC设计、验证与设计、验证与IP复用复用*什么是什么是SOC的软硬件协同设计？主要包含哪些内容？的软硬件协同设计？主要包含哪些内容？*传统的验证方法存在哪些问题？现在提出哪些解决方法？传统的验证方法存在哪些问题？现在提出哪些解决方法？*什么是基于什么是基于IP的的SOC设计方法？对设计方法？对IP有哪些要求？有哪些要求？本讲结束本讲结束7/21/202452微电子学前沿问题微电子学前沿问题