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1、第6章ASIC测试技术概述 专用集成电路设计实践（西电版）第6章ASIC测试技术概述Stillwatersrundeep.流静水深流静水深,人静心深人静心深Wherethereislife,thereishope。有生命必有希望。有生命必有希望第6章ASIC测试技术概述 6.1常用测试设备及仪器简介常用测试设备及仪器简介6.1.1探针台探针台半导体生产过程中的探测大约分为三大类: (1) 参数探测: 提供制造期间的装置特性测量。 (2) 晶圆探测: 当制造完成要进行封装前, 在一系列的晶圆上(Wafer Sort)测试装置功能。 (3) 以探针台为基础的晶圆处理探测(Final Test):
2、在卖给顾客前, 对封装完成的装置作最后的测试。 它是保证芯片成品率的重要步骤。 第6章ASIC测试技术概述 1. 探针台的整机结构探针台的整机结构 探针台从结构上可分为三大部分: 主机、 驱动箱和工作台。 主机包括X轴、Y轴、承片台、探针攀架、 测试探头、 打标记头、 逻辑控制板、 显示器、显微镜等; 驱动箱包括主机电源和电机驱动电路等; 工作台呈一头沉写字台形状。 探针台的整机结构如图6 1所示。探针台可分为半自动与全自动两种。本章以TZ 109型全自动探针测试台为例, 介绍探针台的用途、 结构特点、 技术性能、 指标和控制方法。 第6章ASIC测试技术概述 图 6 1探针台的整机结构 第6
3、章ASIC测试技术概述 2. 主要组成部分和技术特点主要组成部分和技术特点1) 图像识别自动对准该机的自动对准系统由主计算机、 图像采集卡、 CCD摄像头、 光学部件及图像监视器组成, 采用了计算机控制、 CCD摄像头和图像处理等关键技术。 由于被测晶片没有固定标记, 采集的图像是晶片上的任意图形, 增加了图像识别的难度, 因而要求识别算法必须有一定的灵活性、 适应性和可靠性。 在自动对准区域, CCD摄像头通过专门设计的光学部件, 摄取选好的局部芯片图像, 并将其转化为视频图像信号。 图像处理系统将采集到的视频信号数字化, 并存储到特定的存储单元中。 在进行自动对准操作时, 根据存储的参考图
4、形与参考靶面作相关匹配处理, 再根据相关的位置信息控制工作台进行向调整和X-Y方向位置对准。 图像识别的精度可达到0.5个像素, 满足了中测台2.4 m自动对准精度的要求。 第6章ASIC测试技术概述 2) 高精度、高精度、 高速度高速度X-Y工作台工作台如图6 2所示,X-Y工作台是全自动探针台能正常、 准确、 高效实现自动化的保证。我们使用了平面电机作为TZ 109型的工作台执行元件。 该部件具有精度高、 速度快、 效率高、无磨损、不需润滑、使用寿命长等特点。 定位精度为4.5 m, 运行速度为255 mm/s, X向行程380 mm, Y向行程192 mm, 各项性能指标都能满足使用要求
5、。 第6章ASIC测试技术概述 图 6 2X Y工作台 第6章ASIC测试技术概述 3) 可编程承片台如图6 3所示, 承片台由接片装置、Z向升降、向旋转机构、调针台、步进电机等组成。它是本机的核心部件, 其主要功能是承接并固定被测晶片。它在平面电机动子的带动下可完成Z向升降、向旋转、自动装片、卸片、晶片自动对准及自动探测等功能。它由主计算机直接控制, 根据系统命令完成Z、向运动等全部功能。 第6章ASIC测试技术概述 图 6 3承片台 第6章ASIC测试技术概述 Z向升降和向旋转是承片台的两个重要功能。Z向升降功能用于承片台实现接片、自动对准、 JP2测试、 卸片等过程。向旋转功能用来带动吸
6、片盘作正反向转动, 自动对准时对晶片所处的位置夹角进行调整。 Z向升降采用精密丝杠副结构, 向旋转采用三级减速器结构, 都由步进电机驱动, 并设有光电传感器作限位检测。 抬升旋转机构具有结构简单、 运行灵活可靠、 精度高、 抬升量可任意设置等特点, 且满足行程、 分辨率精度、速度等要求。 第6章ASIC测试技术概述 4) 晶片自动传输及预对准机构晶片自动传输及预对准机构由收、 发片盒升降机构、 皮带传输机构、 预对准台、 机械手等组成。 该机构的设计是自动探针台的关键技术之一, 也是本机实现自动化的必要条件。 它包括晶片自动发送、 自动传输、 预对准及自动回收几个环节。 当发片盒装有晶片时,
7、片盒托板下降。 当晶片接触到皮带导轨时, 它在皮带的带动下自动“走出”片盒。 经过传送走到预对准台上, 由定位装置定位、 预对准台旋转、 检测传感器判别晶片切边来完成晶片的自动预对准, 然后由机械手传送到承片台上。 当晶片测试结束后, 承片台在大气作用下将晶片吹放到皮带导轨上, 经过传送回收到收片盒中, 完成晶片的自动传输、 预对准及回收过程。 该机构具有传片速度快、 平稳、 可靠, 对晶片无损伤、 无污染等特点, 预对准精度向为2。 第6章ASIC测试技术概述 5) 探卡盘、 探针盘、 分离式探头、 探边器、 打点器探卡盘和探针盘是探针台的两个重要附件。 探卡盘用于探针卡测试, 探针盘用于分
8、离式探头测试。 通过更换盘子可以改变测试台的测试方式。 它们的装入不需螺钉固定, 推入台板三点定位孔内即可, 装卸调换也特别方便。 分离式探头在探针盘上为固定方式, 其三维调节范围、 稳定性、 可靠性以及微调性是影响探针台性能的重要因素。 本机探头改变了以往的结构形式, 针座在探针盘上的固定方式采用磁力吸附式。X、Y向的调节采取万向节调节结构。 三维调节范围分别为X向6 mm、Y向8 mm、 Z向5 mm。 第6章ASIC测试技术概述 当探边器探测到晶片边沿时, 由它发出电信号, 使工作台拐弯换向。本机采用光电式结构, 通过对光电传感器的挡光与脱离达到电气通断, 以控制工作台的运行方向。 该探
9、边器具有灵敏度高、 易调整等特点。 打点器用于在不合格芯片上打印标记, 以方便下道工序分选。 本机打点器为软芯打点结构, 对晶片撞击力小, 不易损坏芯片。 第6章ASIC测试技术概述 6) 气路控制系统气路控制系统由大气和真空两部分组成。 大气用于平面电机动子的气浮和承片台卸片的吹气。 真空用于预对准台、 机械手、 承片台吸片。 该系统采用大气和真空共控方式, 根据系统命令控制电磁阀的动作顺序, 使平面电机、 承片台、 预对准台、 传片台顺利完成工作过程。 该系统的控制方法采取“顺序动作控制回路”, 大大简化了气路系统, 将大气和真空两种气路合理地结合在一起, 使回路既具有独立性又具有通用性,
10、 通过相互切换即可满足系统使用要求。 第6章ASIC测试技术概述 7) 电器控制系统计算机控制系统采用计算机主从式分布结构, 即以386 CPU工控机为核心, 以MCS 51 系列单片机分布控制的方式。 工控机主要完成过程管理、 进程调度、 数值运算、 温度补偿、故障诊断、报警、 人机对话、 自动对准等。 MCS 51单片机主要担任平面电机工作台控制、晶片传输及预对准控制。 TZ 109中的测试软件是采用高级语言Turbo C V2.0和Masm V5.0宏汇编语言进行混合编程的。 该软件采用模块分层结构, 在确定了系统总的功能后, 将其划分成若干具有独立功能的模块, 如晶片传输、自动对准、
11、承片台升降和旋转、 平面电机运行、 键盘扫描等。 主控模块不仅能对各功能模块进行调整和管理, 还为使用窗口式菜单技术提供了良好的人机界面, 并可完成参数设置、 数据转换、 文件存储、 文件显示和打印等功能, 见图6 4。 第6章ASIC测试技术概述 图 6 4电器控制系统方框图 第6章ASIC测试技术概述 6.1.2示波器示波器1. 示波器的结构及注意事项示波器的结构及注意事项 示波器是一种快速的X-Y描绘器, 可根据需要描绘出输入信号对另一信号或者输入信号对时间的关系曲线。 在示波器的屏面上, 有一个光点随着输入电压移动, 起类似记录笔的作用。 一般情况下, Y轴(垂直轴)输入端接入被测电压
12、信号, 使光点依电压的瞬时值上下移动; X轴(水平轴)输入端接内部产生的随时间作线性变化的锯齿波电压, 使光点均匀地从左到右扫描。于是, 在荧光屏上, 光点描绘出输入电压随时间变化的曲线。 示波器除可进行电压测量外, 利用换能器还可以将应变、 加速度、 压力和其他物理量变换成电压信号进行测量。如果被测信号以足够快的速度重复出现, 并与锯齿波间保持固定的时间关系, 则显示的曲线可保持稳定。 因此, 示波器可将多种动态现象显示成可见的图像。 第6章ASIC测试技术概述 在测试时, 示波器中的信号通常通过探头进行耦合, 分为电压探头和电流探头两种。 电流探头将信号耦合到示波器的方法与电压探头不同:
13、在电压探头中, 信号经探头直接接至示波器输入端, 构成直接的电连接; 而在电流探头中, 信号是以电感耦合方式加到示波器的, 不需要直接的电连接。 电流探头有无源电流探头和有源电流探头之分。 按其铁芯结构形式, 又有闭合铁芯式和滑合铁芯式两种。 下面将对滑合铁芯式无源电流探头作一简要介绍。 图6 5为滑合铁芯式无源电流探头的基本电路。 第6章ASIC测试技术概述 图 6 5滑合铁芯式无源电流探头的基本电路 第6章ASIC测试技术概述 这种探头由三部分构成:电流测试装置即电流变换器、 连接电缆和无源终端。 电流变换器由铁芯和绕在铁芯上的线圈组成, 而铁芯由一个U形块和一个滑动平块构成。 当被测传输
14、线位于铁芯窗口内时, 此传输线构成变换器的初级线圈, 铁芯上的线圈成为变换器的次级并与电缆相连。 当被测传输线上有电流通过时, 就会在次级感应产生电压, 此电压接至示波器后可按正常方式进行测量。 无源终端是为了标明电流探头的输出指标而设计的, 以便和示波器配用。 如果电流探头的输出指标为1 mA/mV, 示波器偏转灵敏度为1 mV/cm, 则在示波器屏面垂直方向上, 每偏转1 cm, 对应的电流值就是1 mA。 第6章ASIC测试技术概述 闭合铁芯式无源电流探头与滑合铁芯式无源电流探头的基本原理类似。 其区别是: 组成闭合铁芯的U形块和平块为一整体, 因此, 使用闭合铁芯式无源电流探头时, 必
15、须断开被测传输线的连接; 而滑合铁芯式无源电流探头则不需要断开传输线的连接, 就能方便地进行测试。 上述电流探头只适用于交变电流的测量, 要测量直流电流, 必须采用直流电流探头。 直流电流探头的基本电路如图6 6所示。 第6章ASIC测试技术概述 图 6 6直流电流探头的基本电路 第6章ASIC测试技术概述 在直流电流探头的铁芯中装有一个霍尔效应发生器, 可感应直流信号所产生的磁通, 其输出通过低频放大器A1和变压器次级绕组组合接到负载电阻RL两端, RL两端的电压经放大器A2放大后, 通过电缆接到示波器。 探头的另外一个重要应用就是探头补偿。 补偿电容器用于补偿探头对高频信号的衰减, 使探头
16、对被测信号高频分量的响应与低频和直流一样。 补偿电容调节是否得当, 可用方波信号来检查: 先将方波信号直接接至示波器的输入端, 然后通过探头接入同样的信号, 并观察显示波形有无变化。 如果探头调节适当, 则波形除幅度有所减小外不应有任何变化。 图6 7所示为探头补偿适当、 欠补偿(高频不足)及过补偿(高频过度)时的方波显示波形。 第6章ASIC测试技术概述 图 6 7探头频率补偿对方波显示波形的影响 第6章ASIC测试技术概述 在使用任何探头前, 均应采用方波信号对探头进行校验, 否则将产生较大的测量误差。 另一个与探头补偿有关的问题是, 示波器的输入电容会因元器件的老化而发生变化, 导致示波
17、器的输入电路失谐。 在这种情况下, 应对示波器输入电路进行调节后, 再对探头进行调节。 在对探头进行调节后, 我们还需要考虑电路负载。 当示波器接至被测电路时, 负载效应将会导致连接点的信号产生失真(包括幅度变化)。 为了减少这种影响, 应使被测电路的阻抗大大小于示波器的输入阻抗。 第6章ASIC测试技术概述 在使用探头时, 探头的输入阻抗将作为附加负载接到被测电路两端。 被测电路阻抗与探头输入阻抗之比可表示测量误差的大约数值。 例如, 1100就是说误差约为1%, 110时误差约为10%。 应注意的是, 由于输入电容的存在, 在不同频率时, 示波器的输入阻抗并不相同。高频时, 输入阻抗显著减
18、小。 所以, 在某些测量中, 必须考虑这一问题。 第6章ASIC测试技术概述 探头的使用应按探头或示波器说明书的有关规定进行。 一般应注意以下几点: (1) 探头的接地线应该接至这样的点: 在该点和信号拾取点之间的接地通路中, 不存在交流或高频信号分量。 (2) 接入探头的电压应不大于探头的额定输入峰值电压。 (3) 当更换探头或作精密测量时, 应先校验探头的补偿是否适当。 第6章ASIC测试技术概述 2. 运用双踪示波器检测电路参数运用双踪示波器检测电路参数鉴于双踪示波器具有得天独厚的优势和特点, 能同时显示出两种波形, 因此当需要将电路的输入和输出情况作对比分析时, 运用SR28或SQ21
19、2等双踪示波器就可实施测试, 并能获得满意的效果。 第6章ASIC测试技术概述 1) 测试电路的最高工作频率fm能使电路正常工作的最高频率称为最高工作频率, 用符号fm表示。在实际使用中, 要想测得信号频率确切的fm值, 用双踪示波器来监视观测非常方便。 只要用一个可变频率的脉冲信号源加入被测电路的输入端, 并在示波器屏上显示, 同时再看其输出图形是否正常输出该信号的频率, 在屏幕上作核对即可得到结果。 具体的测试线路连接参见图6 8。 图中的模拟电阻RL和电容CL的数值因被测电路的不同而不同。 第6章ASIC测试技术概述 图 6 8测试电路的最高工作频率 第6章ASIC测试技术概述 2) 测
20、试电路的平均延迟时间测试电路的平均延迟时间所谓平均延迟时间, 是指导通延迟时间和截止延迟时间的平均值, 用符号tpd来表示。它反映了电路传输信号的速度, 是全面反映门电路开关时间的主要瞬态参数。 由于tpd 是一个交流动态参数, 反映的是电路的瞬态过程, 因此测试条件与测量方法的关系极为密切, 将涉及到测试结果的精确与否及误差的程度。 比较好的方法是采用“模拟负载, 1.5 V读数法”, 测试线路及其波形分别见图6 9(a)和(b)。 图中模拟负载电阻RL及电容CL都采用外接分立元件, 具体数值按不同电路的测试条件而定。 第6章ASIC测试技术概述 图 6 9平均延迟时间的测试电路和波形 第6
21、章ASIC测试技术概述 3) 测试功率电路的特性参数运用双踪示波器来监视被测电路输入/输出的波形情况, 再附加一般实验室都备有的信号发生器、高频毫伏表及失真度仪等, 就可以对一些专用集成电路(如LH2611A功率放大器)的参数进行测量判断, 如检测它的输出功率Po、灵敏度Ui等。 接线参见图6 10。从表面上看, 使用的仪器相对前面介绍的要多, 连接复杂程度也显著增加, 其实并不难掌握具体的操作步骤和原理。 第6章ASIC测试技术概述 只要按图6 10那样正确连接, 检测过程实际上还是极其简捷的。 例如测LH2611A的输出功率Po,只要在电路的输出端按规范标准连接上固定阻值的模拟负载RL,
22、在输出不失真的条件下(通过图形监视)测出电路的输出电流I, 通过计算I2RL就可得出输出功率Po。 而测试灵敏度时, 只要将电流输出固定在某一标称的定值上, 通过测量此时它的输入信号的大小, 就可得到灵敏度Ui。 同理, 谐波失真度、 输入阻抗、 静态电流等参数也能容易测得。 第6章ASIC测试技术概述 图 6 10功率集成电路的测试 第6章ASIC测试技术概述 6.1.3数字万用表数字万用表 1. 原理结构原理结构数字万用表的核心部分是直流数字电压表(DVM), 如图6 11中虚线框所示, 它由滤波器、 A/D转换器、 LED液晶显示器组成。 在数字电压表的基础上再增加交流-直流、电流-电压
23、、 电阻-电压转换器, 就构成了数字万用表。 第6章ASIC测试技术概述 图 6 11数字万用表的原理框图 第6章ASIC测试技术概述 2. 主要技术性能主要技术性能(1) 显示: 三位半数字显示, 含小数点, 最高位只能显示1或不显示数字, 算半位。 最大显示数为1999或-1999。 (2) 调零和极性: 具有自动调零和显示正、 负极性的功能。 (3) 超量程显示: 超量程显示“1”或“ -1”。 (4) 量程范围等基本技术性能见表6 1。 (5) 电源: 9 V电池一节。 第6章ASIC测试技术概述 图 6 12数字万用表的面板图 3. 使用方法使用方法第6章ASIC测试技术概述 数字万
24、用表的使用方法如下: (1) 开关机: 按下右上角的“ON OFF”键, 将其置“ON”位置。 (2) 测试输入插座: 将黑色测试表笔插在“COM”(为接地端)的插孔里固定不动, 红色测试表笔则根据被测量种类和大小分别插入相应的插孔里。 在测电阻、 电压、 二极管时, 将红表笔插入“V”插孔里; 当测量小于200 mA的电流时, 将红表笔插入“mA”插孔里; 当测量大于200 mA的电流时, 将红表笔插入“20 A”插孔里。 第6章ASIC测试技术概述 (3) 根据被测量的种类、 大小, 将面板上的功能/量程转换开关置于适当的测量挡位。当不知道被测量的范围时, 应将功能/量程开关置于高量程挡,
25、 并在测量过程中根据需要逐步调低至合适。 (4) 测量电压时, 将两表笔并联在被测电路两端, 显示屏显示相应的电压读数, 如果所测为直流电压, 则同时显示红表笔所接端的电路极性。 测量电流时, 将两表笔串联在被测电路中, 读出显示值, 如果所测为直流电流, 则同时显示出流过红表笔的电流的极性, 正号表示电流由红表笔流入表内, 负号表示电流由红表笔从表内流出。 第6章ASIC测试技术概述 (5) 测量电容时, 不用测试笔, 将电容直接插在面板上测量电容的插孔里。 (6) 测三极管hFE时, 需注意三极管的类型(NPN或PNP)和表面插孔E、B、C(或e、b、 c)所对应的管脚, 直接将三极管插在
26、对应的插孔里。 (7) 测试二极管时, 若显示“0”表示二极管短路, 显示“1”表示极性接反或管子内部已开路, 正常显示时是二极管的正向导通电压。 (8) 检查电路通断时, 若电路通(电阻2 mA, UP-2 V。 按图6 19所示电路调试恒流源性能。调节输入电压, 当电压大于UP时, 场效应管进入恒流区, 调节R使电流表指示为2 mA,当输入电压从210 V变化时, 若电流表读数基本不变, 说明场效应管具有良好的恒流特性。 第6章ASIC测试技术概述 图 6 19恒流源调试 第6章ASIC测试技术概述 图 6 20晶体管输出特性 第6章ASIC测试技术概述 图 6 21V1、 V2、 V3的
27、调试 第6章ASIC测试技术概述 (3) 差分对管及取样电路调试。V3、V4为差分对管, 其特性基本一致,RW2(最大值为100 )为可调电位器, 用以补偿V3、V4的UB0不对称产生的影响。 (4) V1、V2、V7调整管的调试。R为电阻箱, 调节R使电子负载电流为2 A, 这时V7的基极电流应小于1 mA, 如图6 21所示。 第6章ASIC测试技术概述 3. 电子负载的使用电子负载的使用电子负载整合具有测试设备的众多功能, 如负载瞬态恢复时间、 电流极限特性分析、效率、 启动时间、 源效应(电源调整率)、 编程响应时间、 PARD(波纹和噪声)、 功率因子、伏特栓锁现象、 过压关闭、 飘
28、移等。 电子负载可用几种方法执行电源测试。 它们一般是可编程的, 但大多数电子负载需要外部DAC编程器。 这一能力在测试期间能精确控制负载值, 为测试装置操作者提供有价值的状态信息。 电子负载通常采用FET设计, 它比采用继电器和电阻器的解决方案更可靠, 也更简易, 还可选择工作模式: 恒流(CC)、 恒压(CV)和恒阻(CR)。 较复杂的电子负载在一台产品中都会提供这三种模式, 具有最高的测试灵活性, 并且还提供测量直流电压和电流这两种电源的通用解决方案。 电子负载的最后一项优点是可提供通过总线的回读, 而无需使用一些测试中测量电压和电流的数字多用表。 第6章ASIC测试技术概述 6.2芯片
29、测试方法简介芯片测试方法简介 6.2.1测试方法的介绍测试方法的介绍1. 数字集成电路的测试数字集成电路的测试1) 直流参数测试直流参数测试是基于欧姆定律, 用来确定器件电参数的稳态测试方法。 比如, 漏电流测试就是在输入管脚施加电压, 使得输入管脚与电源或地之间的电阻上有电流通过, 然后测量该管脚电流。 又如, 输出驱动电流测试是在输出管脚上施加一定的电流, 然后测量该管脚与地或电源之间的电压差。 第6章ASIC测试技术概述 通常的直流测试包括: (1) 接触测试(短路-开路)。 这项测试保证测试接口与器件正常连接。 接触测试通过测量输入、 输出管脚上保护二极管的电压值来确定连接性。 二极管
30、上如果施加一个适当的正向偏置电流, 二极管的压降将是0.7 V左右, 因此接触测试就可以由以下步骤来完成: 所有管脚设为0 V。 待测管脚上施加正向偏置电流“I”。 测量由“I”引起的电压: 如果电压小于0.1 V, 说明该管脚短路; 如果电压大于1.0 V, 说明该管脚开路; 如果电压在0.1 V和1.0 V之间, 说明该管脚正常连接。 第6章ASIC测试技术概述 (2) 漏电流测试(IIL、 IIH、 IOZ)。 理想条件下, 可以认为输入及三态输出管脚和地之间是开路的。 但实际情况下, 它们之间为高电阻状态。 它们之间的最大电流就称为漏电流, 或分别称为输入漏电流和输出三态漏电流。 漏电
31、流一般是由于器件内部和输入管脚之间的绝缘氧化膜在生产过程中太薄引起的, 它形成一种类似于短路的情形, 导致电流通过。 三态输出漏电流(IOZ)是当管脚状态为输出高阻状态时, 在输出管脚使用UCC(UDD)或GND(USS) 驱动时测量得到的电流。 三态输出漏电流的测试和输入漏电流的测试类似, 不同的是待测器件必须被设置为三态输出状态 。 第6章ASIC测试技术概述 (3) 转换电平测量(UIL、 UIH)。 转换电平测量用来决定器件工作时UIL和UIH的实际值 (UIL是器件输入管脚从高变换到低状态时所需的最大电压值, UIH是输入管脚从低变换到高的时候所需的最小电压值)。 这些参数通常是通过
32、反复运行常用的功能测试, 同时升高(UIL)或降低(UIH)输入电压值来决定的。 通常把导致功能测试失效的临界电压值称为转换电平。 这一参数加上保险量就是UIL和UIH规格。 其中, 保险量代表了器件的抗噪声能力。 第6章ASIC测试技术概述 (4) 输出驱动电流(UOL、UOH、IOL、IOH)。 输出驱动电流测试保证器件能在一定的电流负载下保持预定的输出电平。 UOL和UOH规格用来保证在器件允许的噪声条件下所能驱动的多个器件输入管脚的能力。 (5) 电源消耗(ICC、IDD、 IEE)。 该项测试决定器件的电源消耗规格, 也就是电源管脚在规定的电压条件下的最大电流消耗。 电源消耗测试可分
33、为静态电源消耗测试和动态电源消耗测试。 静态电源消耗测试决定器件在空闲状态时最大的电源消耗, 而动态电源消耗测试决定器件工作时的最大电源消耗。 第6章ASIC测试技术概述 2) 功能测试功能测试涉及模拟、 数字、 存储器、 RF和电源电路, 通常要用不同的测试策略。 测试包括大量实际的重要功能通路及结构验证(确定没有硬件错误), 以弥补前面测试过程遗漏的部分。 这需要将大量模拟/数字激励不断加到被测单元上, 同时监测同样多数量的模拟/数字响应, 并完全控制其执行过程。 功能测试可在产品制造生命周期的不同阶段实施: 首先是工程开发阶段, 在系统生产验证前确认新产品功能; 然后在生产中也是必需的,
34、 作为整个流程的一部分, 通过昂贵的系统测试降低缺陷发现成本(遗漏成本); 最后在发货付运阶段也是不可缺少的, 它可以减少在应用现场维修的费用, 保证功能正常而不会被送回来。 第6章ASIC测试技术概述 功能测试有多种形式, 这些形式在成本、 时间、 效果和维护性方面各有优缺点, 我们将其分为下面四种基本类型, 并逐一分析它们的特性。 (1) 模型测试系统。 从理论上说检验一个设备(线路板或模块)功能最简单的方法就是把它放在像真实环境一样的模型系统或子系统中, 然后看它工作是否正常。 如果正常, 我们可以在很大程度上认为它是好的; 如果不正常, 技术人员将进行检测, 希望找出失效的原因以指导维
35、修。 但实际上, 这种插入上电方式有很多缺点而且很少有效, 虽然它有时可作为其他测试方案的补充。 第6章ASIC测试技术概述 首先, 子系统的成本通常比传统测试平台要高, 尤其是后者作为通用设备可用于多种场合的时候, 而且模型环境下的子系统维护非常复杂、 耗时且成本高。 其次, 集中式维修中心很快就会被不断出现的模型子系统填满, 而每个都需要特定的文件和培训、 操作指导与维护。 同时, 仅仅将被测设备插在系统中还不够, 还必须执行一系列正确的操作步骤以保证其正常工作, 或检查它为什么不能正常工作。 这些专门的测试步骤的成本和复杂性都非常高, 而且很耗时, 在操作中还需要熟练的技术人员来执行。
36、最后, 即使进行了专门的改造, 在系统上进行单元调试也很麻烦且不实际, 操作流程控制上的局限性以及诊断工具的缺乏很快使这种方法在经济上变得难以接受。 第6章ASIC测试技术概述 (2) 测试台。 测试台是一个常规的测试环境, 包括与被测设备之间的激励/响应接口、 专门测试规程规定的测试序列与控制。 激励与响应通常由标准电源、 实验仪器、 专用开关、 负载以及终端自定义电子设备(如数字激励)提供。 在这里, 夹具是非常重要的一个部分, 可提供到被测设备的正确的信号路径和连通。 在很多情况下, 夹具基本上是针对每个应用而定制的, 需要结合手工操作进行设置。 测试过程和控制通常手动进行, 有时靠PC
37、协助, 通过书面的协议或规程进行操作。 测试台连接到具体的产品, 其优点是成本相对较低, 设备比较简单, 但在应对多种产品时灵活性较差, 即使针对某一个产品的测试, 当需要多个激励/响应时, 它也无法满足要求。测试台通常用于工程部门, 因为那里有很多仪器可以很快组合起来, 且手头也有相关资料, 不用正规步骤。 基本上, 即使高性能产品的测试台也不足以应对生产测试或发货阶段的测试。 第6章ASIC测试技术概述 (3) 专用测试设备(STE)。 从理论上讲, 专用测试设备就是使测试台操作自动化的系统。该系统的核心是一台电脑, 通过专用总线(采用IEEE、 VXI、 PXI或PCI标准)和一些可编程
38、仪器进行控制。 速度、性能、 适用情况、 成本及其他因素影响着仪器总线和结构的选择。 各种仪器和通用设备堆叠在一个或多个垂直机箱里(基本型STE通常称为“机架系统”), 然后再连到被测设备上。 第6章ASIC测试技术概述 连线与接通一般完全自动进行并由软件控制, 不过这会使接收器的内部连接非常复杂。 数字资源(信道)通常在一个专用机架上, 然后由另外一个包含开关阵列的单独机架对模拟仪器进行连接及分配。如果需要模拟/数字信道, 夹具可以提供跳线。为使成本、空间和灵活性达到最优, 通常还要专门针对某项具体的项目或程序进行设置, 因此新的项目要设计新的STE。 因为有了自动化处理, 所以设置时间、
39、测试时间以及整体操作都比手工测试台更加快速和容易。 生成测试程序虽然不会太简单, 但所需文件将大大减少。 STE也可以扩展并满足多种性能的需要。 因此, 它通常用于生产或维修中心。第6章ASIC测试技术概述 STE也有缺点, 最明显的是总体成本高。 总体成本包括: 设备投资成本、 操作成本以及程序开发成本。 设备投资成本包括平台的开发、 材料、 制造、 测试、 文件系统以及折旧。 操作成本包括夹具成本、 维护与备件成本、 工具、 间接材料与易耗品、 人工以及管理开销。对每类设备测试程序的开发与调试费用也要算在成本里。 第6章ASIC测试技术概述 除非要重复制作大量STE, 否则系统开发与文件制
40、作的非经常性工程(NRE)费用将是成本的主要部分。 硬件结构必须适应产品标准, 而这将会对灵活性、 体积、 信号连通与接口都有不利的影响。 打开STE的前盖, 就能观察到系统信号源及接收器之间的线路数量与复杂性, 夹具也非常复杂, 如果是包括数十个模块用于整个项目的夹具, 其成本会迅速占到主要部分。 而且有些STE需要的测试源可能很难在市面上找到, 一方面可能很少, 另外也可能太贵, 例如在需要大量数字激励/响应信道时就会出现这种情况。 第6章ASIC测试技术概述 在可接受成本范围内(每通道10100欧元), 性能和灵活性方面的选择可能非常少, 性能有可能达到要求, 但成本要1000欧元每通道
41、。 如果在硬件上进行折中, 成本将转向软件开发, 测试工程师必须面对STE在性能上的局限。 测试开发成本不仅因为STE性能不够而增加, 而且由于缺乏用于测试的语言、 用户接口以及调试工具受限等, 简单软件结构对测试开发的时间和成本都将产生不利的影响。 第6章ASIC测试技术概述 (4) 自动测试设备(ATE)。 通用自动测试设备(GPATE, 或简称为ATE)是一种非常先进灵活的方案, 可以满足多种产品与程序测试的要求, 从出现迄今已有三十多年。 当由微型计算机控制的仪器出现以后, ATE的结构设计直接针对测试需要。 其中系统集成、 信号连通灵活性、 增值软/硬件、 面向测试的语言、 图形用户
42、界面等是ATE(比如SEICA的VALID S40功能测试平台)和STE之间的主要区别。 用于并行测试的数字通道是ATE的主要部分之一, 通常使用专用结构, 因为它专门设计用于满足各种测试要求, 如控制性能、 数据深度、 整个时序范围灵活性、 宽电压幅值等的特性。 串行数字测试带有大量协议, 通常由集成到系统内部的专门仪器提供, 可以完整地集成到综合测试环境中。 第6章ASIC测试技术概述 与STE结构类似, ATE系统结构中集成了很多商用仪器以提供模拟测试功能。另外, ATE还能为信号路由和连接提供更好的方案。 ATE专用背板大多数情况下包括一个模拟总线, 可以使仪器直接连到任何引脚, 而不
43、会使内外引线变得复杂。 这种灵活性通常可扩展到将模拟和数字通道合在一起(混合通道), 使用户在任何时候都可以连接数字或模拟激励, 并测量接收器的任意引脚。 这样不仅使成本大大降低, 同时也使测试程序更易于实现。 第6章ASIC测试技术概述 2. 模拟集成电路的测试模拟集成电路的测试 模拟集成电路的测试涉及到模拟信号, 模拟信号是在特定的带宽限制内测试的。 由于模拟信号对工艺参数敏感, 由此造成性能对工艺(参数变化、 相关、 失配及噪声等)的敏感。 这样, 如果生产工艺有变化, 就会妨碍标准的模拟故障模型的提取。 其次, 模拟电路的测试受规格的驱动, 测试由人工方法生成以及缺少功能强的EDA工具
44、, 都会导致测试开发时间加长。 第三, 在模拟电路测试中, 成品率和缺陷级的折中是不确定的, 因为大多数模拟故障并不会导致严重的失效。 模拟集成电路的测试结果受到噪声和测试精度的影响。 模拟集成电路的测试不但有直流参数测试、 功能测试, 而且还包括交流参数测试。模拟集成电路的直流参数测试、 功能测试与数字集成电路测试类似。下面主要介绍一下交流参数测试。 第6章ASIC测试技术概述 常用的交流测试有传输延迟测试、 建立和保持时间测试以及频率测试等。 (1) 传输延迟测试是指在输入端产生的一个状态(边沿)转换与导致相应的输出端的状态(边沿)转换之间的延迟时间。 该时间从输入端的某一特定电压开始到输
45、出端的某一特定电压结束。一些更严格的时序测试还包括以下的这些项目: 三态转换时间、 存储器读取时间、 写入恢复时间、 暂停时间、 刷新时间测试等。 (2) 建立时间测试是指输入数据转换必须提前锁定输入时钟的时间测试。 第6章ASIC测试技术概述 (3) 保持时间测试, 指在锁定输入时钟之后输入数据必须保持的时间测试。 (4) 频率测试是指通过反复运行功能测试, 同时改变测试周期, 来测试器件运行的速度。 频率测试的目的是找到器件所能运行的最快速度。 在测试中, 最难测的不是模拟或数字系统, 而是混合信号系统。 因为其中包括A/D、 D/A的转换, 故而测试中要考虑到工艺库参数的误差、 时序计算
46、的误差、 参数提取的误差、 制造缺陷导致阻容值与工艺标准的误差以及互连线的延时超过门延时起主导作用和串扰等因素。 这些因素的存在导致测试成本在IC总的成本中的份额急剧攀升。 因其复杂性, 这里就不列出关于混合信号系统的测试方案了。 第6章ASIC测试技术概述 6.2.2指标测试指标测试指标测试是集成电路样品测试的关键, 只有通过指标测试, 确认芯片的性能指标达到预先设定的范围, 产品才可以量产。 若芯片设计存在故障, 也可以从测试结果的数据中进行故障分析, 推断故障存在的地方。下面以集成运放的参数测试为例, 说明指标测试的方法。集成运算放大器是一种线性集成电路, 和其他半导体器件一样, 也要用
47、一些性能指标来衡量其质量的优劣。 第6章ASIC测试技术概述 图 6 22A741管脚图第6章ASIC测试技术概述 为了正确使用集成运放, 就必须了解它的主要参数指标。 集成运放组件的各项指标通常是由专用仪器进行测试的, 这里介绍的是一种简易测试方法。 这里以集成运放A741(或F007)为例, 其引脚排列如图6 22所示。 它是八脚双列直插式组件, 2脚和3脚分别为反相和同相输入端, 6脚为输出端, 7脚和4脚分别为正、负电源端, 1脚和5脚为失调调零端, 1、 5脚之间可接入一只几十千欧姆的电位器并将滑动触头接到负电源端, 8脚为空脚。 第6章ASIC测试技术概述 A741主要指标测试如下
48、。1) 输入失调电压UOS当输入信号为零时, 理想运放组件的输出也为零。 但是即使是最优质的集成运放组件, 由于其运放内部差动输入级参数的不完全对称, 输出电压往往不为零。 这种零输入时输出不为零的现象称为集成运放的失调。 输入失调电压UIO是指输入信号为零时, 输出端出现的电压折算到同相输入端的数值。 失调电压测试电路如图6 23所示。 闭合开关S1及S2, 使电阻RB短接, 此时测量出的输出电压UO1即为输出失调电压, 则输入失调电压为 (6 1) 第6章ASIC测试技术概述 图 6 23UOS、IOS测试电路第6章ASIC测试技术概述 测试中应注意: 将运放调零端开路。 要求电阻R1和R
49、2、R3和RF的参数严格对称。 第6章ASIC测试技术概述 2) 输入失调电流IIO 输入失调电流IIO是指当输入信号为零时, 运放的两个输入端的基极偏置电流之差, 即 IIO=|IB1-IB2| (6 2) 输入失调电流的大小反映了运放内部差动输入级两个晶体管的失配度, 由于IB1、IB2本身的数值很小(微安级), 因此它们的差值通常不是直接测量的。 测试电路如图6 23所示, 测试分两步进行: 第6章ASIC测试技术概述 (1) 闭合开关S1及S2, 在低输入电阻下, 测出输出电压UO1, 如前所述, 这是由输入失调电压UIO所引起的输出电压。 (2) 断开S1及S2, 两个输入电阻RB接
50、入, 由于RB阻值较大, 流经它们的输入电流的差异将变成输入电压的差异, 因此, 也会影响输出电压的大小, 可见测出两个电阻RB接入时的输出电压UO2, 若从中扣除输入失调电压UIO的影响, 则可得输入失调电流IOS为 (6 3) 第6章ASIC测试技术概述 一般地, IIO约为几十至几百纳安(10-9A), 高质量运放的IIO低于1nA。 测试中应注意: 将运放调零端开路。 两输入端电阻RB必须精确配对。 第6章ASIC测试技术概述 3) 开环差模电压放大倍数Aud集成运放在没有外部反馈时的直流差模放大倍数称为开环差模电压放大倍数, 用Aud表示。它定义为开环输出电压uo与两个差分输入端之间
51、所加信号电压Uid之比, 即 (6 4) 按定义Aud应是信号频率为零时的直流放大倍数, 但为了测试方便, 通常采用低频(几十赫兹以下)正弦交流信号进行测试。 由于集成运放的开环电压放大倍数很高, 难以直接进行测试, 故一般采用闭环测量方法。Aud的测试方法很多, 这里采用交、 直流同时闭环的测试方法, 测试电路如图6 24所示。 第6章ASIC测试技术概述 图 6 24Aud测试电路 第6章ASIC测试技术概述 被测运放一方面通过RF、R1、R2完成直流闭环, 以抑制输出电压漂移, 另一方面通过RF和RS实现交流闭环, 外加信号uS经R1、R2分压, 使uid足够小, 以保证运放工作在线性区
52、。 同相输入端电阻R3应与反相输入端电阻R2相匹配, 以减小输入偏置电流的影响。电容C为隔直电容。 被测运放的开环差模电压放大倍数为 (6 5) 通常, 低增益运放的Aud约为6070dB, 中增益运放的Aud约为80 dB, 高增益运放的Aud在100dB以上, 可达120140dB。 第6章ASIC测试技术概述 测试中应注意: 测试前电路应首先消振及调零。 被测运放要工作在线性区。 输入信号频率应较低, 一般为50100 Hz, 输出信号幅度应较小, 且无明显失真。 第6章ASIC测试技术概述 4) 共模抑制比KCMR集成运放的差模电压放大倍数Aud与共模电压放大倍数Auc之比称为共模抑制
53、比, 即 (6 6) 或 共模抑制比在应用中是一个很重要的参数。 理想运放对于输入的共模信号其输出为零, 但在实际的集成运放中, 其输出不可能没有共模信号的成分, 输出端共模信号愈小, 说明电路对称性愈好, 也就是说运放对共模干扰信号的抑制能力愈强, 即KCMR愈大。 KCMR的测试电路如图6 25所示。 第6章ASIC测试技术概述 图 6 25KCMR的测试电路第6章ASIC测试技术概述 集成运放工作在闭环状态下的差模电压放大倍数为 (6 7) 当接入共模输入信号uic时, 测得uoc, 则共模电压放大倍数为 (6 8) 得共模抑制比为 (6 9) 第6章ASIC测试技术概述 测试中应注意:
54、 消振与调零。 R1与R2、R3与RF之间阻值应严格对称。 输入信号uic幅度必须小于集成运放的最大共模输入电压范围Uicm。 第6章ASIC测试技术概述 图 6 26Uicm测试电路第6章ASIC测试技术概述 5) 共模输入电压范围Uicm集成运放所能承受的最大共模电压称为共模输入电压范围, 超出这个范围, 运放的KCMR会大大下降, 输出波形产生失真, 有些运放还会出现“自锁”现象以及永久性的损坏。 Uicm的测试电路如图6 26所示。 被测运放接成电压跟随器形式, 输出端接示波器, 观察最大不失真输出波形, 从而确定Uicm值。 第6章ASIC测试技术概述 图 6 27Uopp测试电路
55、第6章ASIC测试技术概述 6) 输出电压最大动态范围Uopp集成运放的动态范围与电源电压、 外接负载及信号源频率有关。 Uopp测试电路如图6 27 所示。 改变uS幅度, 观察uo削顶失真开始时刻, 从而确定uo的不失真范围, 这就是运放在某一定电源电压下可能输出的电压峰峰值Uopp。 第6章ASIC测试技术概述 6.2.3测试注意事项测试注意事项集成运放在测试时应注意以下问题: (1) 输入信号选用交、直流量均可, 但在选取信号的频率和幅度时, 应考虑运放的频响特性和输出幅度的限制。(2) 调零。为提高运算精度, 在运算前, 应首先对直流输出电位进行调零, 即保证输入为零时, 输出也为零
56、。如图6 28(a)所示, 当运放有外接调零端子时, 可按组件要求接入调零电位器RW。 调零时, 将输入端接地, 调零端接入电位器RW, 用直流电压表测量输出电压uo, 仔细调节RW, 使uo为零(即失调电压为零)。 如运放没有调零端子, 可按图6 28(b)所示电路进行调零。 第6章ASIC测试技术概述 图 6 28调零电路 第6章ASIC测试技术概述 一个运放如不能调零, 大致有如下原因: 组件正常, 接线有错误; 组件正常, 但负反馈不够强(RFR1太大), 为此可将RF短路, 观察是否能调零; 组件正常, 但由于它所允许的共模输入电压太低, 可能出现自锁现象, 因而不能调零, 为此可将
57、电源断开后, 再重新接通, 如能恢复正常, 则属于这种情况; 组件正常, 但电路有自激现象, 应进行消振; 组件内部损坏, 应更换好的集成块。 第6章ASIC测试技术概述 (3) 消振。 一个集成运放自激时, 表现为即使输入信号为零, 亦会有输出, 使各种运算功能无法实现, 严重时还会损坏器件。 为消除运放的自激, 常采用如下措施: 若运放有相位补偿端子, 可利用外接RC补偿电路(产品手册中有补偿电路及元件参数)补偿; 电路布线、 元器件布局应尽量减少分布电容; 在正、负电源进线与地之间接上几十微法电解电容和0.010.1 F陶瓷电容的并联电容, 以减小电源引线的影响。 第6章ASIC测试技术
58、概述 (4) 防止堵塞现象出现。 “堵塞”现象又叫“阻塞”或“自锁”现象, 它是指在闭环条件下工作的运算放大器, 突然发生工作不正常, 输出电压接近于两个极限状态之一。 此时运放芯片内部的输出管不是处于饱和状态, 就是处于截止状态。 发生“堵塞”时, 放大器不能调零, 连信号也可能加不进去, 人们往往误认为芯片已损坏。 其实不然, 只要切断电源, 重新接通, 或把芯片两个输入端短路一下, 就可使电路恢复正常工作。 产生堵塞现象的根本原因是, 由于输入信号过大或受强干扰的影响, 使芯片内部某些管子进入饱和状态, 从而使负反馈变成正反馈。 为了防止堵塞现象, 通常在输入端加限幅保护, 以避免运放输
59、入管饱和。 常见的限幅保护电路如图6 29、图6 30所示。 图中V1、V2、 V为限幅保护元件。 第6章ASIC测试技术概述 图 6 29二极管保护电路 第6章ASIC测试技术概述 图 6 30稳压管保护电路 第6章ASIC测试技术概述 6.2.4测试的分类、测试的分类、 硬件及硬件及“开尔文开尔文”连接法连接法1. IC测试分类测试分类Wafer Test通常又叫E SORT, 是指芯片还在晶圆上以Die形式存在, 没有被切割封装时所作的电性测试。 通过Wafer Test可以选出坏的Die, 减少封装成本。 Final Test通常又叫Package Test, 是对封装后的芯片(Dev
60、ice)所作的电性测试。 QA TestQuality AssuranceTest, 是对测试过的且暂无问题的芯片再采样测试, 要保证: 测试本身的可靠性; 测试过程对芯片无损害。 第6章ASIC测试技术概述 Outgoing Test封装后的芯片在Final Test后对芯片表面物理特性的测试, 主要查标记(Marking)正确与否, 有没有脏污, 有没有球压伤或引角损坏。 Military Test针对芯片要求比较高的客户, 把各种测试条件加严, 以保证更可靠的芯片性能。 Reliability Test可靠性测试, 是测试芯片的使用寿命及对不同环境的适应性。 通常会用高温、 低温、 高湿
61、、 高压等建立恶劣的环境模型, 看芯片在此情况下是否失效。 Failure Analysis失效分析, 通常分电性分析和物理分析两个方面进行。 电性方面会通过测试的电性参数来判断其可能失效的模块并分析原因。 物理分析是通过X ray、Ultrasonic、 De cap等方式查看各个物理层有没有损伤。 第6章ASIC测试技术概述 2. IC测试硬件测试硬件1) 测试机测试机可以比做大脑, 它能分辨并判断出芯片性能的好坏。 简单来说, 万用表、 示波器等都能做芯片部分功能的测试, 但这里所说的测试机是指ATE。 针对不同的测试芯片, 测试机通常分成不同的系列, 有测试内存、 测试LCD 驱动、测
62、试SOC芯片等系列, 它们的构架都不一样。 同一系列里, 也分高端、 低端, 且其测试的最高频率、Vector内存大小等都不一样。 一台高端的测试机是非常昂贵的。 第6章ASIC测试技术概述 2) 测试手臂 测试手臂(Handler and Prober)是用来移动及定位芯片及晶圆的。 用于晶圆测试(Wafer Test)的叫Prober, 用于Final Test的叫Handler。 测试手臂在量产的时候非常重要, 量产中的最常出现的接触性问题(Contact issue)通常和测试手臂及测试座或探针有关。 在前期测试开发过程中, 设计测试板(Loadbord)时也要考虑和测试手臂的接口。
63、第6章ASIC测试技术概述 3) 探针卡探针卡是晶圆测试中被测芯片和测试机之间的接口。 探针卡对前期测试的开发及后期量产测试的良率的保证都非常重要。 常见的几类探针卡有Blade Type(刀片式)、 Epoxy Type(悬臂式)和Vertical Type(垂直式)。 第6章ASIC测试技术概述 4) 测试座测试座(Socket)是Final Test时测试机和被测芯片的接口。 它一般还带一个用于手测的盖子(Lid)。 测试座对前期测试程序开发的影响比较小, 通常都能保证其良好的接触效果, 但对后期量产时是非常重要的, 因为它直接与芯片接触, 其接触效果将直接影响产品的良率。对于BGA封装
64、的芯片, 不好的接触还有可能导致球压伤。 第6章ASIC测试技术概述 5) 测试板测试板测试时除了测试机以外, 为了满足测试要求通常还要有一些外接电路, 如晶振、 延迟(Relay)开关、 放大器、 电源滤波电路等。 它们都做在测试板上。 Final测试的测试板叫Loadboard或Dutboard; Wafer测试的测试板叫WPI(Wafer Prober Interface)。 设计Loadboard时, 除了PCB设计要注意以外, 还要考虑测试板本身的一些特性, 如: 第6章ASIC测试技术概述 (1) 要考虑与测试机及测试手臂的接口(Docking Issue)。 (2) 避免板子上器
65、件的引脚与测试机及测试手臂接触, 造成短路。 (3) 要容易Debug, 芯片关键引脚(VDD、 Analog pin等)要容易用外部仪器测试。 (4) 设计时板子上要尽量少用外部器件, 而且要让芯片上每个引脚到测试机的通道尽量短, 通道越短， 就越简单, 测试越稳定。 (5) 要留一些空的接线点以备Debug时跳线用。 (6) 有些测试的DPS有force line、sense line, 在测试板设计时也要留好force line、senseline以及它们之间的guard line。 (7) 模拟地和数字地要分开处理。 第6章ASIC测试技术概述 3. “开尔文开尔文”连接法连接法1)
66、开尔文电桥英国物理学家开尔文(Kelvin)发明的开尔文电桥(也称双电桥或双臂电桥), 多用于大电流、 小电阻的测量, 能进一步提高测量精度。 由于单臂电桥未知臂的内引线、 被测电阻的连接导线及端钮的接触电阻等的影响, 使单臂电桥测量小电阻时的准确度难以提高。 而双臂电桥较好地解决了测量小电阻时线路灵敏度、 引线、 接触电阻所带来的测量误差, 并且属于一次平衡测量, 读数直观、方便。 第6章ASIC测试技术概述 图 6 31双臂电桥的测量原理 第6章ASIC测试技术概述 图 6 32双臂电桥测量线路 第6章ASIC测试技术概述 从图6 31中看出, 在单臂电桥的基础上, 增设了电阻R1、R3构
67、成另一臂, 被测电阻RX和标准电阻RN均采用四端接法, C1、 C1两个电流端接电源回路, 从而将这两端的引线电阻和接触电阻折合到电源回路的串联电阻中, P1、P2、P1、 P2是电压端, 通常接测量用的高电阻回路或电流为零的补偿回路, 这使它们的引线电阻和接触电阻对测量的影响大为减少。 C2、C2两个电流端的附加电阻和连线电阻总和为r, 只要适当调整R1、R2、R3、R3 的阻值, 就可以消除r对测量结果的影响。 当电桥平衡时, 得到以下三个回路方程: (6 10) 第6章ASIC测试技术概述 从而求得 (611) 从式(6 11)中可以看出, 双臂电桥的平衡条件与单臂电桥的平衡条件的差别在
68、于多出了式中的第二项。 如果满足条件, 则双臂电桥的平衡条件为 (612) 在本电桥内部, 通过特殊结构, 使R3、R3处于任意位置都能保持相等, R1和R2则是精确度为10n的可调节电阻, 只要调节到R1=R2即可。 第6章ASIC测试技术概述 2) 开尔文连接在模拟量测控线路的导线连接工艺中, 每个被测或被控点都可视为“开接点”。 从任何一个“开接点”的根部分别引出两条导线: 一条导线是施加大电流的驱动线F线, 其导线的截面积要足够大; 另一条是测量(取样)该“开接点”电位的检测线S线。 这两条导线统称为“双连线”。 被测控的“开接点”经“双连线”可远距离连接到与之相对应的具有“双连线”的
69、测控部件上。 对于任何一个被测控对象, 测量检测的取样点是两个“开接点”间的电位差, 舍弃驱动线上的数据不用(因误差较大), 仅以检测线上的数据作为取样值, 则必然会提高测量精度。 以此种理论为基础而产生的连接工艺方法就是“开尔文”连接法。 第6章ASIC测试技术概述 使用“开尔文”连接工艺方法时, 检测线和驱动线是直接从被测、 被控点上分别引出的, 导线电阻压降不再影响测控精度。 运算放大器通过检测线S直接取样被测、 被控点的电位, 驱动线F上的电阻压降没有参加运算, 只是稍微提高了运算放大器的输出电压范围。 为了减少取样电流对被测、 被控点的电位影响, 要求与检测线连接的测控部件的输入阻抗
70、越高越好, 输入电流越小越好(一般在nA级), 使之在检测线上的电压降极小, 对被测、 被控点的影响可忽略不计。 这样, 既实现了远距离模拟量的测控, 同时也不影响测量精度。采用“开尔文”连接法时, 除了需要“双连线”以外, 还需要选用常开式双触点的继电器和四引线高精度取样电阻。 第6章ASIC测试技术概述 3) 开尔文连接法的测试矩阵可以把测控部件的多种施加条件和测试通路, 经过一组继电器触点, 接到被测部件的多个测控点上。 图6 33为测控与被测控部件间采用“开尔文”连接的继电器矩阵。 阵列中共有30个继电器, 施加条件GND、 PS1、 PS2、 PS3可以通过继电器连接到被测控部件的任
71、何一个引脚点。 测量部件PV/TI、 PI/TV只能在同一时间接到被测部件的一个管脚上进行测量。 第6章ASIC测试技术概述 被测控部件的实际测控点15定义为“开接点”, 从每个“开接点”根部引出“双连线” 的驱动线F和检测线S, 形成双触点继电器阵列中的纵列线。 从每个测控部件引出“双连线”作为输出或输入的F线和S线, 形成双触点继电器阵列中的横排线。 阵列中的纵列线和横排线通过双触点常开继电器在加电时接通。 该矩阵所遵循的原则是: 在同一时刻一个测控部件只能接到一个测控点上。 第6章ASIC测试技术概述 图 6 33双常开触点继电器测试矩阵 第6章ASIC测试技术概述 4) 电压源部件利用
72、“开尔文”连接方式的电压源部件如图6 34所示。 图中虚线以下部分是四线模拟跟随地部件, 常开双触点继电器J1、J2吸合时将横向S线与纵向S线短接、 横向F线与纵向F线短接。 OP2、OP3组成倒相电压放大器, 稳压二极管V产生的基准电压由OP3倒相后, 产生工作电压经驱动线F加到被测部件H点, OP2的N端经检测线S跟随H点电位, D点电位跟随A点电位, 使得VH与VA间的电压不受导线电阻压降、 连接器件电阻压降的影响, 保证了被测部件的测试精度。 第6章ASIC测试技术概述 图 6 34利用“开尔文”连接方式的电压源部件 第6章ASIC测试技术概述 在近距离(2030 m)模拟量的集中测控
73、中, 采用“开尔文”连接法克服了导线电阻压降、接插件接触电阻和继电器触点电阻的压降给测控带来的误差, 提高了测试精度。 对于远距离测试, 适合采用模拟部件的分散控制, 但每个具体测控部件仍可采用“开尔文”连接法, 将测控值转换为数据, 通过数据通信口传到计算机, 由计算机进行远距离数据测控。 第6章ASIC测试技术概述 6.3芯片芯片Debug方法简介方法简介6.3.1高性能聚焦离子束系统在芯片高性能聚焦离子束系统在芯片Debug的应用的应用高性能聚焦离子束系统(简称FIB)具有许多独特且重要的功能, 已广泛应用于半导体工业中。 利用FIB可以解决以往在半导体设计、 制造、 检测及故障分析中的
74、许多困难和问题, 例如精密定点切面、 晶粒大小分布检测、 微线路分析及修理等。 FIB通过离子束聚焦聚集于样品表面, 在不同束流及不同气体辅助的情况下, 可分别实现图形刻蚀、 绝缘和金属膜的淀积、 纳米精度物体的制作、 扫描离子成像等功能, 能够以微米、 纳米线度进行微加工和观察, 可快速、 高精度地为TEM、 SEM、 EDX、 AEX等分析手段进行制样。 第6章ASIC测试技术概述 1. 聚焦离子束系统的介绍聚焦离子束系统的介绍FIB系统主要组成部分: 离子源、 离子束聚焦/扫描系统和样品台。 离子经高电压加速通过透镜形成很小的离子束斑(在纳米级范围), 轰击位于样品台上的样品。 图635
75、显示了FIB的基本工作原理。 第6章ASIC测试技术概述 图 6 35FIB工作原理示意图 第6章ASIC测试技术概述 在离子柱顶端的液态离子源上加较强的电场来抽取出带正电荷的离子, 通过同样位于柱中的电磁透镜、 一套可控的四极偏转电极和八极偏转电极, 将离子束聚焦, 并在样品上扫描, 离子束轰击样品, 产生的二次电子和二次离子被收集并成像。为了避免离子束受周围气体分子的影响, 金属腔体和离子泵系统保证了离子柱工作在高真空条件下(小于710-5 Pa)。 第6章ASIC测试技术概述 离子束通过小孔由离子柱进入样品室, 室中装有一个五维可调的样品架, 便于对样品进行多方位的分析。 聚焦离子束的真
76、空系统至少包括两个分立但相互联系的抽气系统, 分别用来对离子柱和样品室抽真空。 前者多采用离子吸附泵, 可以将柱体抽真空达到液态离子源的工作要求(110-5110-6 Pa)。 后者则可有多种组合, 机械泵先粗略地对样品预抽, 再用涡轮分子泵进一步抽至高真空。 整个真空系统由计算机控制, 保证操作的安全可靠。 第6章ASIC测试技术概述 2. 聚焦离子束设备的功能聚焦离子束设备的功能聚焦离子束设备的功能有显微成像、 离子束刻蚀、 反应离子束刻蚀、 离子束淀积薄膜、离子束多晶分析等。 (1) 显微成像。 金属离子源(常用室温下为液态的镓作为离子源)产生的离子束经抽取、 加速以及聚焦后到达样品表面
77、可以形成很小的束斑(在最佳工作状态下可以使其分辨率达到5 nm), 通过对其产生的二次电子和二次离子的收集, 便可完成高分辨率成像, 使精密定位得以实现。 特别是对于绝缘样品, 二次电子产额很低, 用扫描电镜分析时, 须在表面喷涂上导电层, 而使用FIB可以进行二次离子成像, 即在分析介质层时可以直接得到较清晰的图像, 无需对样品作预先处理。 第6章ASIC测试技术概述 (2) 离子束刻蚀。 用作离子源的金属元素的原子量往往较大(如镓的原子量为69.72, 其质量远远大于电子的质量), 当高能离子束(常为几万电子伏)轰击样品时, 其动量会传递给样品中的原子或分子, 因而会产生溅射效应。 若选择
78、合适的离子束流, 则可以对不同材料的样品实施高速微区刻蚀。 第6章ASIC测试技术概述 (3) 反应离子束刻蚀。 类似于集成电路工艺中的干法腐蚀, 即将一些卤化物气体直接导入样品表面, 在离子束的轰击下就可以实现反应离子束(增强)刻蚀。 其原理是用高能离子束将不活泼的卤化物气体分子变为活性原子、 离子和自由基, 这些活性基团与样品材料发生化学反应后的产物是挥发性的, 当脱离样品表面时立即被真空系统抽走。 且这些腐蚀气体本身不与样品材料发生作用, 而由离子束将其离解后, 才具有活性, 这样便可以对样品表面实施选择性的刻蚀(用氟化物气体腐蚀硅, 用氯化物气体腐蚀铝)。 反应离子束刻蚀技术(增强刻蚀
79、法)在刻蚀速率、 材料的选择性、 深孔侧壁的垂直性上较纯离子束刻蚀都有了大幅度的提高。 第6章ASIC测试技术概述 (4) 离子束淀积薄膜。 除了利用离子束的溅射作用实现刻蚀功能外, 还可利用离子束的能量诱生化学反应来淀积金属和介质层(如Pt、 W、SiO2等)。 其原理是将一些金属有机物气体(或含有Si O链的有机物气体)喷涂在样品上需要淀积的区域, 当离子束聚焦在该区域时, 离子束能量使有机物发生分解, 分解后的固体成分(如Pt或SiO2)被淀积下来, 而那些可挥发的有机成分则被真空系统抽走。 有关研究表明: 在较低的离子束流下由于金属有机气体未被充分分解, 因而淀积速率较低; 随着离子束
80、流的增大, 分解效率逐渐增高, 淀积速率也相应加快。 在合适的束流下所有气体几乎被完全分解利用, 此时淀积速率达到最大值; 若离子束流继续增大, 与气体反应后多余的束流就会对已淀积好的区域产生溅射作用, 反而使淀积速率逐渐减慢。 因此, 要做好淀积图形, 离子束流的选择是至关重要的。 第6章ASIC测试技术概述 (5) 离子束多晶分析。 对于同样的材料, 离子束对于不同晶面的二次电子、 二次离子的产额有较大的差别, 造成各晶面所形成的图案灰度深浅不一。 利用这一原理可以对多晶材料(如金属)薄膜的晶粒取向、 晶界的分布和取向做出统计分析。 第6章ASIC测试技术概述 3. 聚焦离子束设备在芯片聚
81、焦离子束设备在芯片Debug中的应用中的应用基于上述功能, FIB技术可开发出多方面的应用: (1) 集成电路芯片的诊断与修改。 高度集成的IC芯片通常包含几百万甚至上亿个晶体管及其连线, 设计这样复杂的系统难免会有疏漏差错, 电路设计一旦变成实际的芯片就无法再改变。 但运用FIB的溅射与沉积功能, 却可以将某一处的连线断开, 或将某处原来不相接的部分连接起来。 通过这种改变电路走线走向的方法可以诊断电路的设计错误, 并可以直接在芯片上修正这些错误。 现代FIB系统可以将集成电路设计版图与实际芯片电路图像(扫描电子显微像)直接一一对照, 修改的部位可以精确定位, 保证了修改的准确性。 第6章A
82、SIC测试技术概述 除了诊断设计错误之外, FIB还可以帮助诊断制造工艺过程中出现的问题。 例如将电路的某一局部切开, 观察其横断面。 如果加工工艺的某一环节出现问题, 通过检查芯片横断面就可一目了然。 为了使切开的样品便于在扫描电镜中观察, 溅射的截面一般如阶梯状。 FIB系统已经成为现代集成电路工艺线上不可缺少的设备。 第6章ASIC测试技术概述 (2) 修复光刻掩膜缺陷。 FIB的另一大应用是修复光刻掩膜板的缺陷。 光刻掩膜的缺陷是导致集成电路失效的主要原因, 这些缺陷是在光刻掩膜制造过程中产生的。 掩膜缺陷主要有两大类: 遮光缺陷 (Opaque Defect)与透光缺陷(Clear
83、Defect)。 这些缺陷在集成电路曝光过程中会转移到硅片上变成电路缺陷, 最终导致集成电路失效。 FIB修补遮光缺陷的原理就是离子溅射。 光学掩膜的玻璃铬层一般只有80 nm左右, 用离子束溅射铬层需要控制剥离深度。 因为离子束在剥离了铬层之后若继续对玻璃基底材料溅射会引入新的缺陷, 这就需要在溅射过程中有“点检测”技术与之配合。 通常可以利用二次电子成像的方法检测终点。 第6章ASIC测试技术概述 (3) 探点制作。 FIB具有刻蚀材料和淀积金属与介质的作用, 因此FIB可以实现对电路局部去钝化层。某些电路常常要求对其内部的节点进行信号测量, 无论对于传统的金属探针还是先进的电子束探测,
84、为了准确探测信号, 都要求被探测的节点最好能够直接暴露出来, FIB的选择性刻蚀作用可以加速对局部去钝化层, 为信号探测提供方便。 而对于多层布线的电路, 要想探测底层金属节点的电信号, 则可利用FIB先刻蚀掉节点上方的介质层, 然后以淀积金属的形式将下层信号引到器件表面上来, 在表面制作测试点, 实现对下层信号的测量。 第6章ASIC测试技术概述 (4) 样品制备。 FIB具有剖面制作功能, FIB系统软件可以将电路的设计版图同实际观察到的FIB图像完全对应并连接起来, 这样只要在版图上指定需要分析的位置就能够快速准确定位。 通过调整FIB的束流、 扫描速度和时间来决定剖面的大小和深浅, 而
85、且在同一个芯片上可以制作多处剖面。 如果把FIB技术同化学腐蚀染色技术配合使用, 就能得到呈现芯片的有源区等细节的图片, 这样就可以帮助分析电路的工艺质量和缺陷(如金属电迁移、 ESD损伤等)。 FIB还可以用于加工其他微细样品。 第6章ASIC测试技术概述 (5) 快速验证分析结果。 FIB的刻蚀以及金属和绝缘介质的淀积功能使之可以对实际电路布线进行短路和断路操作, 实现电路的故障复现, 同时还可以通过对扩散电阻图形进行修改来达到阻值调节的目的。 FIB技术用于电路修改可以免去再次制版和投片的浪费, 大大缩短分析周期。 第6章ASIC测试技术概述 (6) 单元电路隔离。 有时在对电路进行失效
86、分析时, 经常需要对电路进行单元分析。 这时, 应将要分析的单元电路单独隔离出来, 甚至有时需要针对单个器件(如晶体管、 电阻或电容等)进行分析或参数提取。 随着器件尺寸的减小和密度的增加, 现有的在线和离线分析设备受到了诸多挑战。 一方面, 集成电路工艺进入深亚微米领域, 器件结构日趋复杂, 且对环境洁净度的要求也进一步下降, 这使分析设备的空间分辨率和杂质探测灵敏度等指标面临挑战; 另一方面, 微电子行业激烈的竞争, 产品更新换代速度的不断加快对整套分析系统获取信息和分析结果乃至完成改进的整个循环时间也存在巨大挑战。 而FIB技术无疑在针对这两方面的挑战上都显示了超强的能力, 为新的集成电
87、路产品提供了商业上的竞争优势。 第6章ASIC测试技术概述 6.3.2漏电流的测试漏电流的测试1. IDDQ测试技术概述测试技术概述CMOS集成电路的门是以NMOS和PMOS构成的反相器为基本单元的。 根据其工作原理, 静态时, 这两个晶体管不会同时导通, 流过它的仅是漏电流, 约为1 nA。 在转换状态中, CMOS电路所消耗的电源电流记为IDD, 输入为Uin, 输出为Uout。 当一个或几个输入Uin发生跳变时, 将使电路内部的许多晶体管状态改变, 即由开通变截止, 或由截止变开通, 最后, 跳变被传播到原始输出, 这一过程被称为过渡过程。 在过渡过程中, 由于PMOS和NMOS开关速度
88、差而形成的瞬间短路及负载电容的瞬间充电, 使得电源电流脉冲增大。 过渡过程中的平均电源电流称为动态电流(IDDT)。 等过渡过程结束后, 电路各点的状态趋于稳定, 只剩下漏电流, 这时的电源电流为静态电流(IDDQ)。 CMOS电路的静态电流非常小, 在250温度下的典型值为1500 nA。 第6章ASIC测试技术概述 对于一块大的集成电路, 其IDDQ值应在微安级(IDDQ大小与集成度有关)。 若存在栅极氧化短路等故障, 会使电路在静态时产生一个高于正常值的电流; 另外, 栅电极输入开路可能会导致电流增大, 因为此时没有任何门处于完全截止状态。 寄生的晶体管缺陷、漏电流缺陷或存在冗余电路等,
89、 都会引起IDDQ的增加。 这些故障和某些开路故障一样, 不容易(或不能)通过布尔逻辑测试发现, 因为它们不一定会引起功能失效, 但会缩小IC的工作范围, 导致潜在的错误行为和早期失效。 当电路中某一个门的栅氧化层短路, 或者某两个点短路时, 可能引起IDDQ急剧增大。 因此, 测量IDDQ就可以检测这些缺陷。 CMOS静态/动态电流测试的原理与电流电压波形如图6 36所示。 第6章ASIC测试技术概述 图 6 36CMOS静态/动态电流测试的原理与电流电压波形图 第6章ASIC测试技术概述 为了检测CMOS电路中的某一个故障, IDDQ测试必须在该故障条件下制造一条或多条由UDD到USS的低
90、电阻通路, 这就使IDDQ测试产生相当于传统的测试产生中故障的激活和控制。但是, 同传统测试产生不一样的是: IDDQ测试产生不需要把故障效应传播到原始输出端, 因为IDDQ的测试并不在原始输出端, 所以并不需要专门的测试输出, 这是IDDQ实际应用时的方便之处。 对其他测试方法, 需要设计专门的输出通道, 这样就会导致芯片设计复杂度的增加和面积的增大, 使故障率升高。 而采用IDDQ测试方法就不会导致以上问题。 第6章ASIC测试技术概述 有三种类型的IDDQ测试集。 第一种是用传统的电压测试的测试集, 对每一个逻辑测试都测IDDQ。 由于IDDQ测试比较慢, 这种办法不可取。 第二种方法是
91、选不少于1个的写逻辑测试, 加测IDDQ, Quietest系统选择测试向量, 使得IDDQ测试能检测每个晶体管栅、 漏、源和体之间的所有六种桥接故障。 目前, 工业界都采用选择方式, 对4万门的时序电路, 可以做到既经济又有效。 第三种是特意产生新的IDDQ专门测试, 这种方式很有前途, 正在研究中。将功能测试与少量IDDQ测试相结合, 可大大提高测试效率, 减少测试时间和费用, 并对改善CMOS电路的质量和可靠性有很大帮助。 第6章ASIC测试技术概述 2.IDDQ测试技术的优势测试技术的优势测试方法总体上可分为电压测试方法(逻辑测试)和电流测试方法(IDDQ测试)。 目前已经开发的许多测
92、试方法都是基于固定故障模型的传统电压测试方法, 它们不能检测CMOS电路中的许多故障和缺陷, 如桥接故障、 栅氧化层短接和工艺缺陷等。 基于电流测试的IDDQ测试方法与CMOS有很好的兼容性, 它可检测出基于电压测试方法不能检测到的故障和物理缺陷。与传统的逻辑测试相比, IDDQ测试有许多优点: 第6章ASIC测试技术概述 (1) 较小的IDDQ测试集可获得较大的故障覆盖。 在逻辑测试中, 一个测试码能激活两个可能的故障, 但不一定能检测到这两个故障。 而在IDDQ测试中, 能被一个测试码激活的所有可能故障都能通过这一组测试码检测到, 因此, 能够用较小的IDDQ测试集获得同样或较大的固定故障
93、覆盖集。 第6章ASIC测试技术概述 (2) 能够检测逻辑冗余故障。 在单故障模型下, 逻辑冗余故障是指这样一些故障, 由于故障的出现, 没有任何办法使得原始输出发生改变。 (3) 故障模型与单故障模型的一致性。 在逻辑测试方式下, 单故障模型下的测试在多故障模型下已失效。IDDQ测试却不同, 单故障模型下的IDDQ测试同样适合于多故障模型, 这就简化了多故障模型。 因此, 采用IDDQ测试只需考虑单故障模型。 第6章ASIC测试技术概述 (4) 简化桥接故障的测试。简化桥接故障的测试。 在CMOS电路中, 桥接点的逻辑值往往是不确定的, 通常在高电平和低电平之间。 在逻辑测试方式下, 考虑到
94、故障的传递, 桥接点的逻辑值必须经过复杂的计算才能确定, 这就带来了很大的麻烦。 而IDDQ测试却大不一样, 它无需关心桥接故障点的实际电压值, 它关的只是能否以故障点为纽带, 形成一条从UDD到USS的低阻抗路径。 因此, IDDQ测试最适合桥接故障的测试。 第6章ASIC测试技术概述 (5) 考虑逻辑扇出点。 在逻辑测试中, 扇出点不仅影响故障的传递, 而且在蕴含、 回溯过程中增加了逻辑操作的复杂性。而采用IDDQ测试, 考虑到自动故障传递性, 可以将相同电势区域定义为同一结点, 无需考虑扇出分支的影响, 从而极大地简化了电路逻辑操作。 第6章ASIC测试技术概述 (6) 逻辑故障的测试。
95、 传统的集成电路测试技术已经无法有效地测试CMOS集成电路中的许多失效模式。一般来说, 诸如栅氧化短路(Gate Oxide Short)、 某些桥接故障(Bridging Fault)、某些开路故障(Open Fault)、 固定通路故障(Stuck on Fault)、 操作感生故障(Operationinduced Fault)、寄生装置、PN结漏电以及反常的过高接触阻抗等, 可能并不表现为逻辑故障, 因此无法使用监测输出逻辑电平的传统逻辑测试来检测。但是, IDDQ测试是面向电流的, 因此可以检测这些故障, 即在它们最终改变电路特性之前检测出这些故障。 实验数据表明, 完全通过了功能测
96、试的器件有可能无法通过IDDQ测试。 第6章ASIC测试技术概述 3.IDDQ片外、片内的测试方法片外、片内的测试方法IDDQ测试是通过输入改变之后(且于下一个输入改变之前), 在静态逻辑前提下测量UDD电源的电流来完成的。 按测试位置可分为两类, 一类是片外测试, 另一类是片内测试, 其中片外测试的应用早于片内测试。 由IDDQ测试从片外测试发展到片内测试的过程不难看出, 其技术大致有两个需要着重考虑的方面: 一方面是如何提高这种测试方法的速度; 另一方面是提高电流测试的精度, 减小测试误差, 克服信号噪声的影响等。 图637是一种提高电流检测能力和速度的IDDQ检测电路。 第6章ASIC测
97、试技术概述 图 6 37一种提高电流检测能力和速度的IDDQ检测电路 第6章ASIC测试技术概述 1) 片外测试进行片外测试, 有多种不同位置, 距离被测器件越远, 越容易安装和使用常规测量设备, 但测量效果也可能越差。 片外IDDQ测试常用方法有: 通过参数测量单元(PMU)测试; 通过器件电源 (DPS)检测器测试; 通过测试夹具上的监控器测试。 第6章ASIC测试技术概述 2) 片内测试片外测试虽已证明行之有效, 但还存在一些难以解决的问题, 因而影响到IDDQ测试精度和速度的提高。 这些问题包括: CMOS电路瞬态电流脉宽可能由于信号和时钟输入的时间偏差而加大, 降低测量的灵敏度; 测
98、试仪负载阻抗会给IDDQ测试仪带来相当大的噪声; 测试仪渗入或漏出的电流影响IDDQ精度; 测试设备工作在高噪声环境, 整个测试受外界噪声影响较大。 第6章ASIC测试技术概述 为此, 国外一些学者提出片内电流测试的想法, 即在IC芯片内设置电流传感器(BICS), 使IDDQ测试在芯片内完成, 从而克服上述片外测试的弊端。 BICS在芯片内被串接在电源和被测电路之间或被测电路和地之间, 对流过其中的被测电路的电源电流进行处理, 然后输出一个信号, 指出该被测电路是否存在故障。 BICS需占用一定的芯片面积, 但能大大提高IDDQ测试的速度和精度, 不失为大规模集成电路IDDQ测试的一种好的解
99、决方案。 第6章ASIC测试技术概述 4. IDDQ测试技术的应用测试技术的应用CMOS IC的IDDQ测试由于具有较高的灵敏度和故障覆盖率, 正日益受到人们的关注。IDDQ测试能提高IC内部的故障覆盖率, 能检测出功能测试所不能检测的故障, 比传统的逻辑测试有更多的优点, 所以得到越来越广泛的应用。目前, IDDQ测试技术的应用主要有以下方面: (1) 缺陷检测。IDDQ测试能有效地检测CMOS电路的缺陷, 如栅氧化短路、内连桥缺陷、内连开路等, 它们对逻辑特性的影响是复杂的, 并随时间而变化。这些缺陷在最初时会造成IDDQ增大, 不会造成逻辑错误, 但会大大降低IC的可靠性, 使电池系统过
100、早失效。高IDDQ值反映出一个结构可能不受控的工艺问题。 由于缺陷和故障结构随时间变化, 因此它们可能成为影响成品率和可靠性的主要问题。 第6章ASIC测试技术概述 (2) 故障检测。 对于给定的故障模型, IDDQ测试能检测出CMOS的故障, 有固定性故障、桥接故障、 延迟故障和CMOS固定性开路故障等。栅氧化短路和开路缺陷都会造成固定性故障(SAF)。桥接故障无论在一个门的逻辑输出或在逻辑门内部晶体管节点之间都会发生。测试IDDQ可百分之百地检测出桥接故障。 大多数CMOS随机缺陷造成延迟故障, 并且大多伴有IDDQ的增大。大部分延迟故障可通过较少的IDDQ测试检测。 固定性开路故障在一个
101、逻辑门输出节点造成高阻态, 并且在某种布局或设计环境下使IDDQ增大, 从而可被检测出来。 第6章ASIC测试技术概述 (3) 缺陷诊断。将IDDQ测试与逻辑观察、 光电子束诊断、 波形探测技术相结合, 可大大提高对缺陷的定位能力。 缺陷定位是失效分析的一部分, 当使用新的设计或工艺时, 可通过监视大批量生产的工艺过程或分析用户提供的失效芯片, 找到产品寿命的弱点, 改进产品质量。 第6章ASIC测试技术概述 (4) IC设计验证和原片定性测试。 IDDQ测试可用于快速识别设计、 布线和生产中的问题, 减少IC开发时间, 提高产品合格率和可靠性。 IDDQ测试技术是在CMOS集成电路静态功耗电
102、流参数测试的基础上发展起来的一种测试技术。 它将电流测试与电压测试有机地结合在一起, 大大提高了故障覆盖率。 然而, 由于电流测试的速度远远低于电压测试的速度, 如果对大规模CMOS集成电路的每一个功能测试都进行一次IDDQ测试, 将需要很长的时间。 所以, 为了使IDDQ测试技术实用化, 在提高IDDQ测试速度方面还应进行更深入的研究。 第6章ASIC测试技术概述 6.3.3CAP1. CAP简介简介CAP指的是计算机辅助软件。 在半导体测试与调试中, 可以通过专业软件IC CAP(集成电路特性和分析程序)进行包括仪器控制、 数据采集、 参数提取、 图形分析、 仿真、 优化和统计分析等一系列
103、半导体建模工作。 所有这些能力都组合在一个灵活、 自动和直观的软件环境中, 以用于有源器件和电路模型参数的有效和精确提取。 IC CAP为先进设计系统(ADS)或其他商用仿真器提供建造模型库的强大能力。 IC CAP包括精确模型和先进的统计分析, 用来建立和维护最新模型库。 可以在单一环境中用IC CAP进行自动化测量、 仿真器件性能、 提取数据、 优化模型参数、 执行高级的统计分析以及产生最坏条件模型。 ICCAP为二极管、 BJT、 MOSFET、MESFET、 HEMT、 噪声、 热模型等提供工业标准模型和Agilent专有模型的提取例程。 第6章ASIC测试技术概述 2. IC CAP
104、模型简介模型简介IC CAP软件包提供了噪声、 MOSFET和BJT等模型。 下面分别对各模型进行简要的介绍。 1) 噪声模型低频时, 1/f噪声或闪烁噪声是重要的噪声源。ICCAP提供了噪声模型的建模包, 并给出了噪声模型的提取例程。 其中, 噪声建模的关键部件是可靠和可重复的测量系统。 该软件包提供MOSFET和BJT器件的1/f噪声建模。 第6章ASIC测试技术概述 2) MOS模型IC CAP中的MOS模型包含BSIM3、 BSIM4、 UCB MOS level 2/3模型等。 UC Berkeley于2000年发布BSIM4模型的第一版, 它是适用于MOSFET器件的工业标准模型。
105、 该模型通常用于亚0.13 m器件中遇到的重要短沟道效应。 IC CAP BSIM3和BSIM4建模包提供了使BSIM3和BSIM4建模容易和方便的新用户界面, 适应宽范围器件几何尺寸的全面、 精确的可扩展DC模型, 适用于采用高效边界连续性检查机制的超短通道器件的精确仓模型, 采用高效率嵌入方法和高精度RF参数提取方法的可靠RF测量例程, 采用增强可扩展RF栅级和衬底电阻模型的高精度RF提取方法。 其开放和灵活的提取包允许用户增加扩展, 通过调整提高DC和RF模型的精度。 第6章ASIC测试技术概述 BSIM3v3模型是基于物理的可压扩MOSFET SPICE模型。 它于1996年被接受为业
106、内第一个标准模型。 今天的大多数半导体和IC设计公司大量使用BSIM3v3模型进行电路仿真和模型开发。 第6章ASIC测试技术概述 3) BJT模型IC CAP提供的BJT模型有BCTM VBIC BJT模型(VBIC是Vertical BipolarInter Company的缩写, 它是由BCTM(双极电路与技术会议)联盟开发的公共产权模型)、MEXTRAM(最精致晶体管模型)503/504BJT模型, Gummel Poon BJT模型、 Gilent高频Gummel Poon BJT等。 IC CAP提供了强大的建模软件, 以实现Agilent集成建模系统的自动化。该系统的众多建模能力
107、包括DC、 LCRZ、 CV、 RF和1/f噪声测量。 该系统能与Cascade Microtech探针台接口, 执行全自动的晶圆测量。 在IC CAP中收集和保存的测量数据, 可以用于各种工业标准模型的提取和优化。 第6章ASIC测试技术概述 3. IC CAP建模产品建模产品IC CAP建模软件可提供模块化产品, 能精确选择所需要的模块。 IC CAP平台的中心是IC CAP软件环境, 该环境支持图形分析、 参数提取语言、 定制模型和用户接口开发。 在大多数应用中都需要一个分析模块, 以用于仿真、 优化和外接仿真器的接口。IC CAP 支持的测量仪器包括DC、LCRZ、 AC、脉冲和噪声测
108、量仪器。 IC CAP平台如图6 38所示。 第6章ASIC测试技术概述 图 6 38建模平台第6章ASIC测试技术概述 1) 数据采集数据采集IC CAP能用内置的仪器驱动程序容易地进行自动测试。 所有需要的测试均由软件定义和实现, 并允许远地测试。 IC CAP中有适用于各种直流参数分析仪、 网络分析仪、 LCR表、 脉冲发生器和示波器的驱动程序, 还包括适用于一些第三方探头和开关矩阵的驱动程序。 其开放测量接口允许用户为Agilent和其他厂商的其他仪器增加定制驱动程序。 第6章ASIC测试技术概述 2) 参数提取和PELIC CAP在其开放体系结构中的一个强项是具有参数提取语言(PEL
109、)。 PEL是一种与HP Basic很相似的语言。 它通过对测量数据作数学变换可提取模型参数, 也可直接在IC CAP变换窗中写一个公式, 建立简单的提取。 第6章ASIC测试技术概述 3) 电路仿真在进行了初步的模型参数提取后, 即可运行仿真。 把仿真结果与测量结果放在一起, 就能将预计的器件性能与测量数据进行比较。 仿真基于连续更新的参数表和用户规定的电路形式, 它也可能包括测量装置中的寄生量。 IC CAP包括三个SPICE仿真器和几种外部仿真器的直接链接。 对于不直接支持至仿真器的链接, 需要用IC CAP中的开放仿真器接口建立。 第6章ASIC测试技术概述 4) 参数优化IC CAP
110、包括13种功能齐全的优化算法(见表6 2)。 使用不同优化算法的组合, 模型就能在拟合时解决优化器的收敛问题, 并从中得到实际好处。 可把大量参数优化成大量加权数据组。 用户能规定要求的优化设置, 如最小和最大参数值、 上下数据边界和最大误差极限。 灵敏度分析模式为用户显示哪些参数对特定优化有最大影响, 从而在优化其他相关参数前, 揭示应精确提取的主要参数。 第6章ASIC测试技术概述 表表6 213种优化算法种优化算法 算法 说明 Levenberg Marpuardt 非线性搜索方法, 使用最小方差函数 随机 随机搜索方法, 使用随机梯度误差函数 混合(随机/LM) 随机算法、 Leven
111、berg Marpuardt算法和误差函数的组合 灵敏度分析 设计变量的单点或无穷小灵敏度分析, 可打印各参数的偏导数 随机(Gucker) 随机搜索方法, 使用最小方差函数 梯度 梯度搜索方法, 使用最小方差函数 随机极小/极大 随机搜索方法, 使用极小/极大方差函数 第6章ASIC测试技术概述 梯度极小/极大 梯度搜索方法, 使用极小/极大方差函数 Quasi Newton Quasi Newton搜索方法, 使用最不方正误差函数 Least Pth Quasi Newton搜索方法, 使用最小路径误差函数 极小/极大 两级, Gauss Newton/Quasi Newton方法, 使用
112、极小/极大误差函数 混合(随机/ Quasi Newton) 组合随机和Quasi Newton搜索方法 遗传 直接搜索方法, 使用演化的参数组 第6章ASIC测试技术概述 IC CAP的图形优化器是一种用户界面, 用户能用它很快地随时设置所有参数优化任务。 可从每一张IC CAP图上打开图形优化器, 把测量数据自动加载至图形优化器。 只需经过几次鼠标点击, 用户就能在图形上很快选定区域, 以设置多个最小和最大值边界。 最后, 用户能把优化设置作为图形优化器文件保存, 以供日后再次使用, 或把它作为变换保存, 在按按钮时执行自动的提取/优化过程。 第6章ASIC测试技术概述 5) 图形分析用户
113、能用线性、对数、 实数虚数、 极坐标、 Smith图和表格形式的IC CAP以彩色显示分析测量数据, 并显示数据的统计分布。 也可在这些图上把仿真和变换数据作为导出量显示。有几种工具可确定数据点和斜率, 从而直接由图形数据提取参数。 在分析数据后, 如有需要, IC CAP的交互格式允许用户迅速定量和/或修改测量设置并进行其他测量。 每次测量都自动更新图形。 第6章ASIC测试技术概述 6) 电路建模IC CAP并不限于对分立器件建模, 对电路, 如逻辑门和运算放大器建模是单个器件建模的自然扩展。 IC CAP的灵活结构能容易地测量电路特性、 提取和优化模型参数和仿真电路性能。 用IC CAP仿真电路的一大优点是提高了分析能力。IC CAP比大多数独立SPICE仿真器能扫描更多的参数。例如用户能在变化的偏置条件、 元件值和温度下仿真电路行为。使用IC CAP的灵活绘图能力, 可在测量、 仿真和变换的同时显示数据。
