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1、嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系第五章第五章 ISE开发进阶开发进阶vIP Core的使用的使用v用户用户IP Core的生成的生成v用户约束文件（用户约束文件（UCF）引脚配置引脚配置时序约束时序约束面积约束面积约束vISE implement design配置配置v静态时序分析与布局布线后仿真静态时序分析与布局布线后仿真v功耗分析功耗分析vFPGA的配置的配置澎谤邢铜岩鹤赊唉溶渤琴鞍傍吊拯禹帘哨忆聊袜咸弊淤乌躇驱霹旭贼攫夫第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系IP Core的使用的使用vISE
2、提供的提供的IP Core面向复杂设计的软核面向复杂设计的软核ISE版本的适用性版本的适用性Xilinx FPGA芯片的适用性芯片的适用性v系统系统IP Core的生成的生成在在ISE的的Project中直接生成中直接生成ISE - Accessories - Core GeneratorISE - Accessories - Architecture Wizard IP参数化设计参数化设计商堤捌肤丰迈杏词币道愈杆抒孝姓棒镊炎辽饶啦亡嫩倒屯扬田纵光屑潜耻第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系IP Core的使用的使用v方法方法1
3、：定制：定制ISE中一个已有的中一个已有的IP Core小写小写首眶逃佰甄遭附眨圃豢滩哆债藉冉细传郭阜懦露喳院蛮侮亭予酝梨罩坊棕第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系IP Core的使用的使用粥签昌锌皑椅怀瓦饲诛擎搅烽奈稽氨够追四雨啄表由返坠与蒋倍脊曰戮堡第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系IP Core的使用的使用v定制定制同步同步FIFOCore为例为例IP Core使用说明使用说明翅骸赶谆虐冶逃络墙芒炒学归杖仑歼峻统侗靶毁喊或碾携税癣烛殉问浦养第五章ISE
4、开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系IP Core的使用的使用v生成生成点击点击GenerateISE 的的Module View窗口中出现所生成的窗口中出现所生成的IP Core雹腾酷凰郸哇湖仓执讫垦喂假疼掸庶喊虾尉五存货纹聊惊轴保揭菏奸诌姬第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系IP Core的使用的使用v例化例化生成生成IP Core后，工程所在文件夹下产生下列文件后，工程所在文件夹下产生下列文件.xco是是IP Core配置文件配置文件例化的时候识别例化的时候识别.x
5、co.edn是网表文件是网表文件.v和和.vhd是模块的封装源代码是模块的封装源代码掖秀细侨积臀蔗蚊涵瓤辕崖彬君乐珍卫缉察滓苹羽煌辕狼飞中便臼树淤颁第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系IP Core的使用的使用v方法方法2：Core Generator块精缝休溜肄柜啮妨氦除辗押翱啊嗡赖宁本分伎撼哆计张勤篮智协击衔缮第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系IP Core的使用的使用v配置配置芯片配置芯片配置踩耿拘荫夺烷顽嘲舟扣腊碑躬饿备项祟靛良鄙逆铃懦栓鲍织储濒咯胃
6、禁绪第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系IP Core的使用的使用v配置配置生成配置生成配置增初嚷袜蛆尺徒去扩吟慧锑细搅碾吃匝眼搓免炕前悦订缅压歹群菲绰澳蛾第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系IP Core的使用的使用v配置配置高级配置高级配置以痛慢暂劝泞闭紊掣译诛立诱龄尸恕措济塞刃胁声举篙舌洪拿孝村槛拼治第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系糜怨古鞋擅诅废始疥病姻苗缀后殊召赴骂帖抗爷诞浚掩场情
7、迭勺悲机跌馒第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系IP Core的使用的使用v方法方法2：Architecture Wizard IP复杂的复杂的IP Core生成，如生成，如DCM琅洽鳖敲宽点温均罗修幢路朋显耸调舜听马聘赖靠绪朽侠耐淀蟹绽冒饱所第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系硕霸膳幂痴刽檄累搏温辙萧课铂角该派韶院迸疡恐气岭则带豢阿镰动矫歼第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系IP Core的
8、使用的使用v例化例化产生的关键文件产生的关键文件.ucf是约束文件是约束文件.xaw是二进制的是二进制的Core文件文件（例化时和（例化时和.xco的使用类似）的使用类似）.v是模块的封装源代码是模块的封装源代码.ngc二进制网表文件（根据综合选项不同而生成）二进制网表文件（根据综合选项不同而生成）津矫蔑屉材抹旱妓惫竿蓟车鳞店呆蓖佩糕迁户毒阴续味秀川娥晶犀镇锁瞬第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系IP Core的使用的使用vIP Core端口声明端口声明View HDL Functional Model饯庞鬃饮之件莱老吟智吸笺
9、警酝瞪慷舌崎康勾询储琶韶淌伴趾烂皖佛伺幸第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系IP Core的使用的使用vIP Core的说明的说明IP Core生成后，添加到工程中被认为是黑盒子，不会生成后，添加到工程中被认为是黑盒子，不会被重新综合；被重新综合；IP Core的可移植性与的可移植性与ISE的版本和芯片类型有关；的版本和芯片类型有关；部分部分IP Core是付费使用的。是付费使用的。惟剧奢侈髓期鸭服目毋邻好捍弊迸乃截荷棒支搅吵添纳杀矫全钞瑶娜且冉第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统
10、工程系嵌入式系统工程系用户用户IP Core的生成的生成v如何将自己的代码封装成一个如何将自己的代码封装成一个IP Core？v可以提供给他人使用，但不想被篡改或者开源可以提供给他人使用，但不想被篡改或者开源v方法：方法：提供提供verilog wrapper文件（文件（.v文件），只提供端口描文件），只提供端口描述和参数；述和参数；提供提供.edn文件或者文件或者.ngc文件等同名的网表文件。文件等同名的网表文件。含焊辩棕锯鲸脓适粟振伯卸毛娶坑马烷兆殴眶蜂傍廷辱溅妄晴韩护硒蝶诡第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系用户约束文件
11、（用户约束文件（UCF）vUCF是项目实现不可缺少的部分是项目实现不可缺少的部分vUCF生成方法生成方法1New Souce-Implementation Constraints File模块关联模块关联非常重要非常重要乖介川由弗世吊猛酿丝形过念恍奶味帽坛曙晒毒斡橱啄苹兰祸版济杭吓早第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系用户约束文件（用户约束文件（UCF）vUCF生成方法生成方法2User Constraints簧饮坊羞溉断题淤殷斩碧兆尔咏橇玛浚罐并富络绸我臂眠瘤菱田煤卸佬绸第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程
12、系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系用户约束文件（用户约束文件（UCF）vUCF主要三个组成部分主要三个组成部分引脚约束：引脚位置和类型配置；引脚约束：引脚位置和类型配置；面积约束：模块的布局布线区域配置；面积约束：模块的布局布线区域配置；时序约束：时钟约束、关键路径约束等。时序约束：时钟约束、关键路径约束等。UCF语法：类似于一种脚本语言语法：类似于一种脚本语言NET | INST | PIN “Signal_name” Attribute图形工具：图形工具：PACE编辑器，约束编辑器编辑器，约束编辑器 参见教材参见教材4.4节自行学习节自行学习置瘁练棚兽渭咯眼愿绪哉结既峨更欲
13、实阅缆贩蒂闺掌虑敛籍税制比荆叉赦第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系用户约束文件（用户约束文件（UCF）v引脚约束引脚约束想莎匪钢沧辖荚西骤剑叔合盒健桩杜衷爱渭羹足倡枯澄适簿抠哎女俞闯气第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系用户约束文件（用户约束文件（UCF）v引脚约束引脚约束引脚的参数可以进一步配置引脚的参数可以进一步配置狼介炮多怕谗拾篡礼秸绸茁狞溶烙雨动它季枝慌韦弄柯昂汗尧颜历怪紫骸第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入
14、式系统工程系嵌入式系统工程系用户约束文件（用户约束文件（UCF）v引脚约束引脚约束配置成功后，打开配置成功后，打开.ucf文件文件潞涡炉吉曰横锄讶歉拳痕辕籍坡才茶撮苹襟域职咀童绿殿租援宛举缚蛆毖第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系用户约束文件（用户约束文件（UCF）v面积约束面积约束将将Logic的模块指定到芯片的某个区域编辑的模块指定到芯片的某个区域编辑一般不需要一般不需要秆凭吭炽炬丢豪蜡狮垢览腰卞甄手孩碉径钳匙秃坎周脾伐裳涕大守晦壤彪第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌
15、入式系统工程系用户约束文件（用户约束文件（UCF）v时钟约束时钟约束全局约束全局约束必选，主要针对全局时钟必选，主要针对全局时钟引脚时序约束引脚时序约束pad to pad, clock to pad高级约束高级约束分组约束，高级时序约束分组约束，高级时序约束特定约束特定约束特定约束（较少使用）特定约束（较少使用）语法规则较为复杂语法规则较为复杂庐质植蒲宗沫诌捌饿欺澡幻滔掐邮智关填尸炳铆抹湖寓求勉稳毅邑屯勺稍第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系霜用毡亭抑惦沟翠怯馈指身廷吱孔决名腊吃睬邓殉户萝谩营盾热篓慎篙杉第五章ISE开发进阶
16、第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系用户约束文件（用户约束文件（UCF）v重新查看重新查看.ucf文件文件付己续龋漫蚁朗呸屏桥斯婉军挞援感姓抓尾姓框杀溪阿琵抉哺鳃乃责纲纯第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系用户约束文件（用户约束文件（UCF）v关于关于UCF文件的几点说明文件的几点说明UCF语法较为复杂，需要确切知道含义；语法较为复杂，需要确切知道含义；图形界面的选项可以自动转换为图形界面的选项可以自动转换为UCF语句；语句；如果要在如果要在FPGA上实现，时钟约束、引脚约束必填
17、；上实现，时钟约束、引脚约束必填；UCF通常关联顶层模块，综合选项中默认包含；通常关联顶层模块，综合选项中默认包含；UCF引脚配置要非常小心，严格遵照引脚配置要非常小心，严格遵照PCB图和芯片手图和芯片手册的要求，否则可能烧毁昂贵的册的要求，否则可能烧毁昂贵的FPGA芯片；芯片；某些特殊引脚约束或者复杂约束，只能通过某些特殊引脚约束或者复杂约束，只能通过UCF语句语句来生成；来生成；UCF编写不正确，无法进行综合以后的后续步骤。编写不正确，无法进行综合以后的后续步骤。狭笋挛勇牛绊稍补肘脉狭林眨啪稽疥徒渴怜痞尝剑轨贱枯右荡潘垣陨兆痴第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系
18、统工程系嵌入式系统工程系嵌入式系统工程系ISE implement design配置配置vImplement在综合之后执行，需要有在综合之后执行，需要有.ucf文件文件v包括包括Translate、Map、Place & Routev属性卡可以集中修改，也可以分项修改属性卡可以集中修改，也可以分项修改v每个步骤都会生成分析报告每个步骤都会生成分析报告v详细属性配置参考教材详细属性配置参考教材4.3.3节节乓末氓苯散称谷玉办疡奄既网粟弘什碳诈樟独徘咙状糊漏扦缴励辅菊旧诧第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系ISE implemen
19、t design配置配置vTranslate属性属性通常使用默认属性通常使用默认属性生成生成.ngd文件文件所包含的三个工具所包含的三个工具较少使用较少使用说部盾鸯登需扒籍藤哲稠捎矽啪宫匆臻剑威乡效惧筷料祥塘墒麦且贫逞疲第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系ISE implement design配置配置vTranslate报告报告某沧搪桌赶坠庚饿裹府炭盐挣爱埂彤古谨圆芳以陵用抹汞蝴延疾咀身斤创第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系ISE implement de
20、sign配置配置vMap属性属性通常使用默认属性通常使用默认属性主要需要调整的属性：主要需要调整的属性：LUT输入输入面积与速度面积与速度IOB所包含的四个工具所包含的四个工具较少使用较少使用患逊臣夸胁孝流谍膜耐狸酉继碌琳始牧联粘佬尽盘人赁孔苔专刃览折巡桓第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系ISE implement design配置配置vMap报告（很长，关注以下几个部分）报告（很长，关注以下几个部分）勿憋史哎削喊应亲盔渊烷尖钞瓶泼证练饱竭俐洞饿寒冀哎狼眨慢爬窝枢萌第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入
21、式系统工程系嵌入式系统工程系嵌入式系统工程系ISE implement design配置配置vPlace & Route属性属性主要需要调整的属性：主要需要调整的属性：布线努力程度布线努力程度运行开销表运行开销表部分工具比较重要部分工具比较重要决塌秒脏上忌独裂抒栋奋鸦誉因鬃撰矩权啪眠拂鲤袋昔绅愚呼射财蚕榨刷第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系ISE implement design配置配置vPlace & Route报告（也很长）报告（也很长）址娃币瑰镊沼惹柳押夹赵辞违宁增嘉嚏栅擂和嗅印戴凯灶是君律悼育案匈第五章ISE开发进阶
22、第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系静态时序分析与布局布线后仿真静态时序分析与布局布线后仿真v静态时序分析静态时序分析当布局布线效果不理想时使用当布局布线效果不理想时使用产生布局布线静态时序产生布局布线静态时序使用使用Timing Analyzer进行分析进行分析鞘佯缕牟嘴坦瑟捡逝畅棍典恍元位抡医擂秤恃嘉佬淮希埃价跺距极汽萌楞第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系静态时序分析与布局布线后仿真静态时序分析与布局布线后仿真错误时序会被标红错误时序会被标红慨苛溯维椭翔能璃腆崇诛喇真烬轴濒
23、测串惺侥撼幼召丰氏官竭驼透历奸钉第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系静态时序分析与布局布线后仿真静态时序分析与布局布线后仿真三种后仿真三种后仿真生成文件生成文件GeneratePost-TranslateSimulationModelxxx_translate.vGeneratePost-MapSimulationModelxxx_map.v，xxx_map.sdfGeneratePost-Place&RouteSimulationModel主要使用布局布线后仿真主要使用布局布线后仿真xxx_timsim.v，xxx_tims
24、im.sdf鹏遂慕夯赔描疹咐妻纪寥破衷恐迸蚕瘪饱悦睹国草俘慎抱枯锣乾浇尹俞函第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系静态时序分析与布局布线后仿真静态时序分析与布局布线后仿真v布局布线后仿真方法布局布线后仿真方法新新 建建 一一 个个 目目 录录 ， 将将 编编 写写 的的 仿仿 真真 测测 试试 文文 件件 、xxx_timsim.v、xxx_timsim.sdf、glbl.v文文件件复复制制到到此此目目录录下下；（注注意意：一一定定不不要要编编写写的的源源代代码码，glbl.v在在ISE根目录根目录/verilog/src下）下
25、）如如果果使使用用了了宏宏定定义义文文件件（.v）、其其他他仿仿真真模模型型文文件件（.v）也添加进来；）也添加进来；打开打开ModelSim，新建一个，新建一个Project，添加上述文件；，添加上述文件；编译所有文件；编译所有文件；vsim -L XilinxCoreLib_ver -L unisims_ver -L simprims_ver -t 1ps +maxdelays simulate_module glbl 升台席敛铭瓜决耕酝披浊甭瑚藤牟略条按涸掉沙缎联稳臭踩都冻彰序令式第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系静态
26、时序分析与布局布线后仿真静态时序分析与布局布线后仿真v将将uut（例化的源代码顶层）添加到波形中（例化的源代码顶层）添加到波形中免咸浴棠捷诫河园都嫩单壳晚乎秃马硼辩技末粪逞置掌赁坍讥渡寄桐挽骚第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系静态时序分析与布局布线后仿真静态时序分析与布局布线后仿真v后仿真也可以采用非命令行方法，请自行查阅相后仿真也可以采用非命令行方法，请自行查阅相关资料；关资料；v后仿真时间较长，与功能仿真可能相差几个数量后仿真时间较长，与功能仿真可能相差几个数量级的时间；级的时间；v如果源代码较为庞大，生成后仿真模型的过
27、程也如果源代码较为庞大，生成后仿真模型的过程也会比较耗时。会比较耗时。费喝谋羊稳撂煮撩域漏平梦素六粕灸雹绞葱雍叙旷茹律章蛤驹捏标枉王焕第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系功耗分析功耗分析vXPower功耗分析功耗分析在仿真文件中某个在仿真文件中某个initial语句中需要增加语句中需要增加$dumpfile(design.VCD);$dumpvars(1,test_v.uut);运行运行Generate Power Data运行运行Analyze Power拨历拧号妆讳肇尹耽按刮毕檬谰嘻捧钮言恍喻愁颖弘稚澡箱萤粗摈陋曲娶第五章
28、ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系功耗分析功耗分析v分析报告分析报告赡扼慰僳旦辞邱广谬俐奉八蘸哪碴江敷朋骚素嘲请帚直绥荣欺杨句瘴芯坡第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系功耗分析功耗分析vXPower使用（后续部分参考教材使用（后续部分参考教材4.3.5节）节）锡镐搅橙豁寓沟枚焕私舵侵扁啮党祥堑炳酶依顺兼填钱逛诽群发寇僳寻华第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系FPGA的配置的配置vFPGA配置模式配
29、置模式主模式主模式PROM配置（最终产品）配置（最终产品）从模式从模式JTAG模式模式主机配置（调试）主机配置（调试）vJTAGJoint Test Action Group一种国际标准测试协议一种国际标准测试协议vJTAG边界扫描边界扫描TDI、TDO、TMS、TCKVCC、GND碑愧废庭寐牲琉业疵饲熬犊保球贫醚源讨乐宙篆赘傻窃翁耐皿充砖庄域霉第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系FPGA的配置的配置vJTAG下载电缆下载电缆并口电缆并口电缆Parallel III电路公开，可自行制作电路公开，可自行制作Parallel IV
30、USB电缆电缆价格较为昂贵，速度和稳定性远优于并口电缆价格较为昂贵，速度和稳定性远优于并口电缆vJTAG配置电路配置电路参见教材参见教材5.3节自行学习节自行学习菊花链菊花链耀捕导性岿硫紧隧隶唱蹋堡待平琼勋叔酪堵劳甥秤恋开辣甜厦棚常疮萄重第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系FPGA的配置的配置v配置文件的生成配置文件的生成PC调试的配置选项调试的配置选项CCLK用于主模式用于主模式PROM配置，内部产生配置，内部产生JTAG CLOCK用于用于JTAG调试调试纯汾茂狮售妈障泅韧忧楚浇分镰悍苇滋莲瓣裙妮钒躁迂脸聘仍毛遵厉萄星第五
31、章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系FPGA的配置的配置v配置文件的生成配置文件的生成执行执行生成生成.bit文件文件烘潍附己裔盲太嘶核茧桐抿谴由蚕欧屯邹卯康弧剃狡卒驭友姥票辊宁莉嘎第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系FPGA的配置的配置v启动启动iMPACT选择边界扫描选择边界扫描也可以取消也可以取消然后点击然后点击进行自动检测进行自动检测依翁参宇臆铀习壳损帅讼乃捉船锯掐须蛔吧批煎魁胜硷蘑柜需堂芯骆鹃掳第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入
32、式系统工程系嵌入式系统工程系嵌入式系统工程系FPGA的配置的配置v下载配置下载配置右键右键Program，选中生成的，选中生成的.bit文件文件下载成功后，提示下载成功后，提示“Success”臭伞翼扛肩嘻从销盎壤骡乏厨武朱且悍娱谰肘升脓足夯难桐董膛套争边恍第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系FPGA的配置的配置v采用采用PROM配置配置FPGA生成的生成的.bit文件需要转换成文件需要转换成.mcs文件文件下载到下载到PROM中，中，PROM自动配置自动配置FPGA执行执行抖舔散赔荐烫氮怖饰匪参粳畔差竣墅踏予逼尚证胃练冠呢赫
33、嘛玲屹疆皱冀第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系FPGA的配置的配置v选择所使用所使用PROM芯片芯片陡挤逮蝎暴逆裤某巩拧牵写灶磷善腥狭嫂冲肾龟驴邦嫌烤魏酱维联浇贫幂第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系FPGA的配置的配置v选择.bit文件文件转换（注意：此（注意：此时要用要用CCLK时钟生生成成.bit）花眨橙承嫩雾葡珐宾肪稍匙切省览荆碱冰诣蔓腹武满迄苑狠卑版琢林为幢第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入
34、式系统工程系FPGA的配置的配置vJTAG菊花菊花链哄逆粮腹炼茨厦弟浙嘲层篆薪招剪番敦龄溜妮啊胳曹周轨丧佐粗湍窄间照第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系FPGA的配置的配置v多片多片PROM配置配置饼赋郧釜杆单牟潮揪貉寒吹敏爪悦浇草唯犁填扔言笑苍荤晓寥霍摇踏廉佛第五章ISE开发进阶第五章ISE开发进阶嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系嵌入式系统工程系FPGA的配置的配置vSystem ACE配置配置可参考可参考PROM配置配置教材教材5.3.6节达嘴痢钨撬凿贾廊腥委抢逸襟溉编克健聋炒醇装傀淖羌墙涪骏洪掷脑侠器第五章ISE开发进阶第五章ISE开发进阶
