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1、个人资料整理仅限学习使用可综合的 VerilogHDL 设计实例- 简化的 RISC CPU设计简介 - 前言：在前面七章里我们已经学习了VerilogHDL的基本语法、简单组合逻辑和简单时序逻辑模块的编写、Top-Down 设计方法、还学习了可综合风格的有限状态机的设计，其中EEPROM 读写器的设计实质上是一个较复杂的嵌套的有限状态机的设计，它是根据我们完成的实际工程工程设计为教案目的改写而来的, 可以说已是真实的设计。在这一章里, 我们将通过一个经过简化的用于教案目的的 RISC_CPU 的设计过程 , 来说明这种新设计方法的潜力。这个模型实质上是第四章的RISC_CPU 模型的改进。第
2、四章中的RISC_CPU 模型是一个仿真模型，它关心的只是总体设计的合理性，它的模块中有许多是不可综合的，只可以进行仿真。而本章中构成RISC_CPU 的每一个模块不仅是可仿真的也都是可综合的，因为他们符合可综合风格的要求。为了能在这个虚拟的 CPU 上运行较为复杂的程序并进行仿真, 因而把寻址空间扩大到8K环境下和 Mentor 公司的 ModelSim 环境下用 Verilog语言进行了仿真, 通过了运行测试，并分别用Synergy 和 Synplify综合器针对不同的FPGA 进行了综合。分别用Xilinx和Altera公司的的布局布线工具在 Xilinx3098上和 Altera Fl
3、ex10K10实现了布线。顺利通过综合前仿真、门级结构仿真以及布线后的门级仿真。这个 CPU 模型只是一个教案模型, 设计也不一定合理, 只是从原理上说明了一个简单的RISC _CPU的构成。我们在这里介绍它的目的是想说明：Verilog HDL仿真和综合工具的潜力和本文介绍的设计方法对软硬件联合设计是有重要意义的。我们也希望这一章能引起对 CPU 原理和复杂数字逻辑系统设计有兴趣的同学的注意, 加入我们的设计队伍。由于我们的经验与学识有限，不足之处敬请读者指正。8.1. 什么是 CPU ？CPU 即中央处理单元的英文缩写，它是计算机的核心部件。计算机进行信息处理可分为两个步骤：1)将数据和程
4、序即指令序列）输入到计算机的存储器中。2) 从第一条指令的地址起开始执行该程序，得到所需结果，结束运行。CPU 的作用是协调并控制计算机的各个部件执行程序的指令序列，使其有条不紊地进行。因此它必须具有以下基本功能：a) 取指令：当程序已在存储器中时，首先根据程序入口地址取出一条程序，为此要发出指令地址及控制信号。b) 分析指令：即指令译码。是对当前取得的指令进行分析，指出它要求什么操作，并产生相应的操作控制命令。c)执行指令：根据分析指令时产生的“操作命令”形成相应的操作控制信号序列，通过运算器，存储器及输入/ 输出设备的执行，实现每条指令的功能，其中包括对运算结果的处理以及下条指令地址的形成
5、。将其功能进一步细化，可概括如下：1) 能对指令进行译码并执行规定的动作；2) 可以进行算术和逻辑运算；3) 能与存储器，外设交换数据；4) 提供整个系统所需要的控制；尽管各种 CPU 的性能指标和结构细节各不相同，但它们所能完成的基本功能相同。由功能分析，可知任何一种 CPU 内部结构至少应包含下面这些部件：1) 算术逻辑运算部件ALU），2) 累加器，3) 程序计数器，精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 1 页，共 13 页个人资料整理仅限学习使用4) 指令寄存器，译码器，5) 时序和控制部件。RISC 即精简指令集计算机。inpu
6、t clk,reset。output clk1,clk2,clk4,fetch,alu_clk。wire clk,reset。reg clk2,clk4,fetch,alu_clk。reg7:0 state。parameter S1 = 8b00000001, S2 = 8b00000010, S3 = 8b00000100, S4 = 8b00001000, S5 = 8b00010000, S6 = 8b00100000, S7 = 8b01000000, S8 = 8b10000000, idle = 8b00000000。assign clk1 = clk。always (negedg
7、e clk if(reset begin clk2 = 0。 clk4 = 1。 fetch = 0。 alu_clk = 0。 state S1: begin clk2 = clk2。 alu_clk = alu_clk。 state = S2。 end S2: begin clk clk1 clk2 clk4 fetch alu_clk 图 8.2.2 时钟发生器clkgen 的波形精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 3 页，共 13 页个人资料整理仅限学习使用 clk2 = clk2。 clk4 = clk4。 alu_clk =
8、 alu_clk。 state = S3。 end S3: begin clk2 = clk2。 state = S4。 end S4: begin clk2 = clk2。 clk4 = clk4。 fetch = fetch。 state = S5。 end S5: begin clk2 = clk2。 state = S6。 end S6: begin clk2 = clk2。 clk4 = clk4。 state = S7。 end S7: begin clk2 = clk2。 state = S8。 end S8: begin clk2 = clk2。 clk4 = clk4。 fe
9、tch = fetch。 state = S1。 end idle: state = S1。 default: state = idle。 endcase end endmodule /-由于在时钟发生器的设计中采用了同步状态机的设计方法，不但使clk_gen模块的源程序可以被各种综合器综合，也使得由其生成的clk1、 clk2、 clk4、fetch、alu_clk 在跳变时间同步性能上有明显的提高，为整个系统的性能提高打下了良好的基础。8.2.2 指令寄存器精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 4 页，共 13 页个人资料整理仅限学习
10、使用顾名思义，指令寄存器用于寄存指令。指令寄存器的触发时钟是clk1 ，在 clk1 的正沿触发下，寄存器将数据总线送来的指令存入高8位或低 8位寄存器中。但并不是每个clk1 的上升沿都寄存数据总线的数据，因为数据总线上有时传输指令，有时传输数据。什么时候寄存，什么时候不寄存由CPU 状态控制器的load_ir信号控制。load_ir信号通过 ena 口输入到指令寄存器。复位后，指令寄存器被清为零。每条指令为2个字节，即16位。高 3位是操作码，低13位是地址。output 15:0 opc_iraddr。input 7:0 data。input ena, clk1, rst。reg 15:
11、0 opc_iraddr。reg state。always (posedge clk1 begin if(rst begin opc_iraddr=16b0000_0000_0000_0000。state / 如果加载指令寄存器信号load_ir到来，begin / 分两个时钟每次8位加载指令寄存器casex(state / 先高字节，后低字节1 b0: begin opc_iraddr15:8=data。state=1。end 1 b1: begin opc_iraddr7:0=data。state=0。精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - -
12、-第 5 页，共 13 页个人资料整理仅限学习使用end default: begin opc_iraddr15:0=16bxxxxxxxxxxxxxxxx。state=1bx。end endcase end else state。output7:0accum。input7:0data。input ena,clk1,rst。reg7:0accum。always(posedge clk1 begin if(rst accum / 当CPU 状态控制器发出load_acc 信号accum。output 7:0alu_out。output zero。input 7:0 data, accum。inp
13、ut 2:0 opcode。input alu_clk。reg 7:0 alu_out。parameter HLT=3 b000, SKZ=3 b001, ADD=3 b010, ANDD =3 b011, XORR=3 b100, LDA =3 b101, STO=3 b110, JMP=3 b111。assign zero = !accum。always (posedgealu_clk begin /操作码来自指令寄存器的输出opc_iaddr的低 3位casex (opcode HLT: alu_out=accum。SKZ: alu_out=accum。ADD: alu_out=data
14、+accum。ANDD: alu_out=data&accum。XORR: alu_out=dataaccum。LDA: alu_out=data。STO: alu_out=accum。JMP: alu_out=accum。default: alu_out。output 7:0data。input 7:0In。input data_ena。assign data = (data_ena? In : 8bzzzz_zzzz。endmodule /-8.2.6.地址多路器地址多路器用于选择输出的地址是PC。output 12:0 addr。input 12:0 ir_addr, pc_addr。i
15、nput fetch。assign addr = fetch? pc_addr : ir_addr。精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 8 页，共 13 页个人资料整理仅限学习使用endmodule /-8.2.7.程序计数器程序计数器用于提供指令地址。以便读取指令，指令按地址顺序存放在存储器中。有两种途径可形成指令地址：其一是顺序执行的情况，其二是遇到要改变顺序执行程序的情况，例如执行JMP 指令后，需要形成新的指令地址。下面就来详细说明PC地址是如何建立的。复位后，指令指针为零，即每次CPU 重新启动将从ROM 的零地址开始读取指令
16、并执行。每条指令执行完需2个时钟，这时pc_addr 已被增 2，指向下一条指令。因为每条指令占两个字节。）如果正执行的指令是跳转语句，这时CPU 状态控制器将会输出load_pc 信号，通过load 口进入程序计数器。程序计数器pc_addr ）将装入目标地址。output 12:0 pc_addr。input 12:0 ir_addr。input load, clock, rst。reg 12:0 pc_addr。always ( posedge clock or posedge rst begin if(rst pc_addr pc_addr=ir_addr。else pc_addr 状
17、态控制器( 上图中的 MACHINECTL 部分 状态机控制器接受复位信号RST ，当 RST 有效时通过信号ena使其为 0，输入到状态机中停止状态机的工作。状态控制器的VerilogHDL程序见下面模块：/-module machinectl( ena, fetch, rst。output ena。input fetch, rst。reg ena。always (posedge fetch or posedge rst begin if(rst ena=0。else ena=1。end endmodule /-状态机是 CPU 的控制核心，用于产生一系列的控制信号，启动或停止某些部件。CP
18、U 何时进行读指令读写I/O 端口， RAM 区等操作，都是由状态机来控制的。状态机的当前状态，由变量state记录， state的值就是当前这个指令周期中已经过的时钟数从零计起）。指令周期是由8个时钟周期组成，每个时钟周期都要完成固定的操作。精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 10 页，共 13 页个人资料整理仅限学习使用1)第 0个时钟，因为CPU 状态控制器的输出：rd 和load_ir为高电平，其余均为低电平。指令寄存器寄存由 ROM 送来的高 8位指令代码。2)第 1个时钟，与上一时钟相比只是inc_pc 从0变为 1故PC增
19、1，ROM 送来低 8位指令代码，指令寄存器寄存该 8位代码。3)第 2个时钟，空操作。4)第 3个时钟， PC 增 1，指向下一条指令。若操作符为HLT，则输出信号HLT为高。如果操作符不为HLT，除了 PC增1外。output inc_pc, load_acc, load_pc, rd, wr, load_ir。output datactl_ena, halt。input clk1, zero, ena。input 2:0 opcode。reg inc_pc, load_acc, load_pc, rd, wr, load_ir。reg datactl_ena, halt。reg 2:0
20、state。parameter HLT = 3 b000, SKZ = 3 b001, ADD = 3 b010, ANDD = 3 b011, XORR = 3 b100, LDA = 3 b101, STO = 3 b110, JMP = 3 b111。always ( negedge clk1 begin if ( !ena / 接收到复位信号RST ，进行复位操作begin state=3b000。inc_pc,load_acc,load_pc,rd=4b0000。wr,load_ir,datactl_ena,halt 3 b000:/load high 8bits in struct
21、ion begin inc_pc,load_acc,load_pc,rd=4b0001。wr,load_ir,datactl_ena,halt=4b0100。state=3 b001。end 3 b001: /pc increased by one then load low 8bits instructionbegin inc_pc,load_acc,load_pc,rd=4b1001。wr,load_ir,datactl_ena,halt=4b0100。state=3 b010。end 3 b010: /idle begin inc_pc,load_acc,load_pc,rd=4b000
22、0。wr,load_ir,datactl_ena,halt=4b0000。state / 指令为暂停HLT begin inc_pc,load_acc,load_pc,rd=4b1000。wr,load_ir,datactl_ena,halt=4b0001。end else begin inc_pc,load_acc,load_pc,rd=4b1000。wr,load_ir,datactl_ena,halt=4b0000。end state begin inc_pc,load_acc,load_pc,rd=4b0010。wr,load_ir,datactl_ena,halt begin inc
23、_pc,load_acc,load_pc,rd=4b0001。wr,load_ir,datactl_ena,halt begin inc_pc,load_acc,load_pc,rd=4b0000。wr,load_ir,datactl_ena,halt=4b0010。end else 精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 12 页，共 13 页个人资料整理仅限学习使用begin inc_pc,load_acc,load_pc,rd=4b0000。wr,load_ir,datactl_ena,halt=4b0000。end state be
24、gin / 过一个时钟后与累加器的内容进行运算inc_pc,load_acc,load_pc,rd=4b0101。wr,load_ir,datactl_ena,halt begin inc_pc,load_acc,load_pc,rd=4b1000。wr,load_ir,datactl_ena,halt begin inc_pc,load_acc,load_pc,rd=4b1010。wr,load_ir,datactl_ena,halt begin / 过一个时钟后把wr变 1就可写到 RAM 中精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 13 页，共 13 页
