动态存储器中的软误差失效

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1、动态存储器中的软误差失效小组成员：08521201樊量：产生误差的条件，降低软误差率的方法08023205高乐：降低软误差率的方法08023207王全 ：SRAM中典型问题的解决方法08023208高灿：产生误差的条件08023214徐国旺：产生存储器软失效的两种机理08023215冯超 ：单元比例，降低软误差率的方法08023130黄宏耀：闩锁效应冃录1、产生存储器软失效的两种机理32、产生软误差条件52、la 射线5一2、2电路中有电压浮动的节点或者高阻抗的节点63、降低软误差率的方法6一3、1提高封装材料的纯度或选用合适的封装材料6一3、2在芯片表面加保护层63、3 减少电子和空穴寿命6

2、一3、4改进结构设计7一3、5改变电路设计7一3、6降低有源区对a粒子感应电荷的收集量73、7 ECC 技术84、SRAM中典型问题的解决方法 8参考文献1、产生存储器软失效的两种机理一1、1 a射线引起存储单元存储信息的反转。封装材料中含有微量放射性元素铀，牡所放出的a射线，其最大能量为9. OMeV,平均能量为5MeV。一旦a射线进入硅衬底时，与pn结发生碰撞，在 芯片中产生电子一空穴对，是结电场急剧变化。能量为5MeV时，约产生1. 4X610电子一空穴对。射线能穿进2030凹深。动态随即存储器(DRAM)单管单元的结构剖面图和电路图如图939所示。 图9-39中还表示了由a射线引起的存

3、储信息单元的储存信息反转。DRAM的 每个单元都由一个电容Cm与一个选择MOS管串联而成，如图9-39(a)所示。这里的电容由栅2与衬底构成的MOS电容。DRAM中所有单元按矩阵排列，每 一行中MOS管的栅接到行选线一字线，而每一列MOS管的漏极则接到位线一 读/写线。如图9-39 (a)中单元要写入信息“1”，在位线上置“1”，通过行选线置“1”。 使选择MOS管导通，电容Cm置于“1”电平。MOS电容Si/SiO2界面处的流动 载流子被加在线上的电压所吸引，在栅2的电极下产生一个深的空间电荷区 (耗尽层)。MOS电容此时不处于热平衡态，电容中的电子电荷会逐渐泄露，为保持信息“1”，在耗尽层

4、漏掉以前必须从新写入信息。及存储单元必须被刷 新。刷新取决于MOS管的结构、工艺水平、尺寸、工作温度。单元要写入信息“0”：在位线上置“0”，同多行选线置“1”，选择MOS管导通， 电容Cm置于“0”电平。当MOS管截止后，电容仍保持原状，及存储了信息“0”， 由于这时“0”的状态电容就是电容平衡，所以这个状态不需要更新。读/写线在操作期间，如果行选线再一次置“1”，通过同一条读/写线检测电荷 的状态可以读出电容Cm的电平。因为通过一个灵敏度适当的放大器可以分出 存储是“0”还是“1”。图9-39中表示在存储单元中，由a射线造成存储器单元存储信息丢失而引起 的误动作的情况。当a射线进入硅芯片，

5、产生电子一空穴对以后，空穴将向 沉底方向移动，经欧姆接触处外流；而电子则扩散到衬底内部，被高电位的陷阱或节点俘获，从而改变了点位，是存储信息由“1”转变为“0”的状态。 当然，这种误动作并不是固定的、永久性的失效，如果再次重写的话，存储器 将再次恢复正常。一1、2位线点位变化引起的误差DRAM在读出时，存储器的信息由位线传递，从微笑电压（100300mA）出现 开始，直到放大工作结束这段时间，位线电压变成浮动。这时由a射线作用 产生的电子一旦汇聚到位线上，就会使位线电压发生变化从而分不清放大器是 “1”状态还是“0”状态。下图为DRAM的一部分。在存储器读出时，左侧位线的点位随存储信息的变化而

6、变化。右侧位线加一个 基准电位，由读出放大器与左侧位线做比较，能判别出存储单元内的信息。当 a射线到达左侧位线附近时，产生的电子流入位线，使位线点位下降。此时， 若位线的电子流入位线，使位线点位下降，此时若位线点位比基准点位低，读 出放大器就将信息错误的判断为由“1”状态转换成“0”。若0射线到达右侧位 线附近时，同样的使基准电位下降，因此这时的误动作成为由“0”状态转换 成“1”状态。IfIii r位线纟戈I r l |II渎岀放大器1XAM的基本电路2、产生软误差条件 2 la射线存在a射线源。在20世纪80年代初，各种封装材料的a例子通量达到 如下水平：氧化铝、金属壳盖、塑料封装含量小于

7、0. 0广0. 05a /(cm2h), 玻璃含量 0, Ola /(cm2h)。a射线，也称“甲种射线”。是放射性物质所放出的a粒子流。它 可由多种放射性物质(如镭)发射出来。a粒子的动能可达4-9MeVo 从a粒子在电场和磁场中偏转的方向，可知它们带有正电荷。由于 a粒子的质量比电子大得多，通过物质时极易使其中的原子电离而 损失能量，所以它能穿透物质的本领比匚宜线弱得多，容易被薄层 物质所阻挡，但是它有很强的电离作用。从a粒子的质量和电荷的 测定，确定a粒子就是氨的原子核。a射线是一种带电粒子流，由于带电，它所到之处很容易引起电离。 a射线有很强的电离本领，这种性质既可利用。也带來一定破坏

8、处， 对人体内组织破坏能力较大。由于其质量较大，穿透能力差，在空气 中的射程只有儿厘米，只要一张纸或健康的皮肤就能挡住。一2、2电路中有电压浮动的节点或者高阻抗的节点。对应这个节点的逻辑“1”状态和“0”状态的电子或空穴数的差(成为临 界电荷Q),比a射线所产生的电子空穴对数要少。对于动态MOS RAM或 CCD储存器來说完全满足上述儿个条件，故它们明显的出现软误差。下图(右)了美国Intel公司发表的64KCCD存储器和16K MOS DRAM的软 误差率与a射线强度的关系曲线。在a粒子通量8个数量级范围内，a 粒子通量与软误差率之间呈线性关系。因此，可以利用上述范围内，任一 a粒子通量对存

9、储器进行加速试验。由图可见，当封装材料中a粒子通量为0广06a /(cm?h )时，对于64K CCD存储器，其软误差为1001000%/1000h)左右,对于 16K MOS DRAM 为 0. 010. l%/(1000h) 左右。(虽wes! 谗弐驳空存储器软误差率和a粒子逋量的关系3、降低软误差率的方法：降低存储器软误差的方法有下述儿种：提高材料纯度，杜绝a粒子发射源； 芯片表面涂保护层阻挡a发射；从器件设计入手，防止电子-空穴对在有源区 聚集；从电路，系统入手釆用纠错电路等。一3、1提高封装材料的纯度或选用合适的封装材料减少封装材料中a粒子射线铀社的含量，这是这些年来主要的方法；玻璃

10、密 封材料尽量少用氧化铝材料，并减少其中粘土和滑石的用量；使用螯合剂以坚 守金盖板的a粒子通量。一3、2在芯片表面加保护层用聚酰亚胺等有机高分子化合物覆盖芯片表面，减弱a粒子射入芯片的射线 能量。但不能完全消除，应为a粒子不都是來自封装材料。3、3减少电子和空穴寿命例如用1016cm_2中子辅照可使16K DRAM的软误差改善50倍。一3、3、1非平衡载流子的产生非平衡状态的半导体有两种情况，一种是比平衡载流子多出了一部分载 流子，为注入情况；另一种是比平衡载流子缺少了一部分载流子，为抽 出情况。一3、3、2非平衡载流子的寿命在没有外界作用时，所多出的载流子一一非平衡载流子将要复合而消失 （半

11、导体恢复到平衡状态），非平衡载流子的平均消失时间就是载流子的 “复合寿命”；相反，对于缺少了载流子的半导体，将要产生出载流子、 以恢复到平衡状态，这时，产生出缺少了的一部分载流子所需要的时间 就是载流子的“产生寿命”。复合与产生的机理与半导体种类有关，Si 主要是复合中心的间接复合机理。一3、3、3非平衡载流子多半是少数载流子由于半导体电中性条件的要求，一般不能向半导体内部注入、或者从半 导体内部抽出多数载流子，而只能够注入或者抽出少数载流子，所以半 导体中的非平衡载流子一般就是非平衡少数载流子。一3、3、4非平衡载流子的运动：因为作为少数载流子的非平衡载流子能够产生浓度梯度，所以，非平衡 载

12、流子的扩散是一种重要的运动形式；在小注入时，尽管非平衡载流子 的数量很小，但是它可以形成很大的浓度梯度，从而能够产生出很大的 扩散电流。相对來说，非平衡载流子受电场作用而产生的漂移电流却往 往较小。一3、4改进结构设计用介电常数大的材料或者采用沟槽电容结构，增加单位面积的电荷存储容 量，增加了临界电荷量；器件衬底表面附近设置势垒，以阻挡电子或空穴 扩散到有源区域。如在表面下形成高浓度的P阱层或增加直接位于存储节 点部分下面P杂质掺杂浓度。一3、5改变电路设计减少位线电压浮动的时间，釆用复杂的时序控制电路；采用容错设计或纠 错码技术在内部制作误差修正电路，这种方法已被一些大规模计算机电路 所采用

13、；尽可能减少DRAM中的位线电位浮动时间，提高读出放大器的灵敏 度；采用多晶硅作为位线材料；釆用抗噪声能力强的电路如折叠位线方式 等。一3、6降低有源区对a粒子感应电荷的收集量如STC及沟道型晶体管存储单元（TTC）等结果较CCC结构a粒子感应电 荷的收集量要小。更重要的方法是工艺上采取保护结构。例如在CMOS RAM 中，将存储阵列做在P （或N）阱里，这种加工技术对少过量载流子收集具 有显著效果。例如将存储阵列做在P阱内，衬底选用P型材料。由于P阱 的掺杂梯度以及P阱和衬底之间的浓度梯度造成势垒，阻止少数载流子向 硅表面的漂移和扩散，使得扩散和势阱之类的存储区对少数载流子得到 收集量大大减

14、小。3、7ECC 技术带有奇偶校验的内存的主要功能要了解ECC技术，就不能不提到Parity （奇偶校验）。在ECC技术出现之前，内存中应用最多的是另外一种技术，就 是Parity （奇偶校验）。我们知道，在数字电路中，最小的数据单位就是叫 “比特（bit）”，也叫数据“位”，“比特”也是内存中的最小单位，它是通 过“1”和“0”来表示数据高、低电平信号的。在数字电路中8个连续的比 特是一个字节（byte）,在内存中不带“奇偶校验”的内存中的每个字节只 有8位，若它的某一位存储出了错误，就会使其中存储的相应数据发生改变 而导致应用程序发生错误。而带有“奇偶校验”的内存在每一字节（8位） 外乂额

15、外增加了一位用來进行错误检测。比如一个字节中存储了某一数值（1、 0、1、0、1、0、1、1）,把这每一位相加起来（1+0+1+0+1+0+1 + 1 二5）。 若其结果是奇数，对于偶校验，校验位就定义为1,反之则为0：对于奇校 验，则相反。当CPU返回读取存储的数据时，它会再次相加前8位中存储的 数据，计算结果是否与校验位相一致。当CPU发现二者不同时就会尝试纠正 这些错误。但Parity的不足是：当内存查到某个数据位有错误时，却并不 一定能确定在哪一个位，也就不一定能修正错误，所以带有奇偶校验的内存 的主要功能仅仅是“发现错误”，并能纠正部分简单的错误。通过上面的分析我们知道PaNty内存是通过在原來数据位的基础上增加一 个数据位來检查当前8位数据的正确性，但随着数据位的增加Parity用來检 验的数据位也成倍增加，就是说当数据位为16位时它需要增加2位用于检查， 当数据位为32位时则需增加4位，依此类推。特别是当数据量非常大时，数 据出错的儿率也就越大，对于只能纠正简单错误的奇偶检验的方法就显得力 不从心了，正是基于这样一种情况，一种新的内存技术应运而生了，这就是 ECC （错误检查和纠正），这种技术也是在原來的数据位上外加校验位來实现 的。不同的是两者增加的方法不一样，这也就导致了两者的主要功能不太一 样。