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1、. . 本科毕业设计（论文）中期检查报告课题名称： 基于FPGA的等精度多功能频率测试仪学院（系）：自动化学院（电技系） 年级专业： 电技10级*班（学号*） 学生：*指导教师：*检查日期：2014年4月30日 一、 课题已完成的容自毕业设计开始进入正题以来，经过认真的学习和刻苦的钻研，我现在已经掌握了FPGA和单片机的一些基本功能，进一步了解了在设计当中单片机系统SOC系统，完成了主系统部分和频率计FPGA设计部分的VHDL程序设计1、 课题的需求分析基于传统测频原理的频率计的测量精度将随被测信号频率的下降而降低，即测量精度随被测信号的频率的变化而变化，在实用中有较大的局限性，而等精度频率计
2、不但具有较高的测量精度，且在整个频率区域能保持恒定的测试精度。在此完成的设计项目可达到的指标为：1频率测量测量围 信号：方波、正弦波；幅度：0.5V5V；频率：0.1Hz10MHzb测量误差0.001%2脉冲宽度测量a测量围 信号：脉冲波；幅度：0.5V5V；脉冲宽度1s 1sb测量精度0.1s3测量并显示周期脉冲信号（幅度0.5V5V、频率1Hz1kHz）的占空比， 占空比变化围为10%90%，测量误差1%。4显示器 十进制数字显示，显示刷新时间为5秒的轮流显示或固定显示，可转换。5.具有自校功能，时标信号频率为1MHz。6. 自行设计满足本设计任务要求的稳压电源。在以上测量围以与测量误差条
3、件下，进行小信号的频率测量，提出并实 现抗干扰的措施。2、熟悉测频原理与FPGA功能FPGA器件担任测频的核心电路模块,传统的测频原理是在一定的时间间隔T测某个周期信号的重复变化次数N,其频率可表示为f=N/T，这种测量方式的精度会随被测信号频率的下降而降低。本设计采用等精度测频方法，“预置门控信号”CL可由单片机发出，可以证明，在一秒至0.1秒间选择的围，CL的时间宽度对测频精度几乎没有影响，在此设其宽度为TBZH和TF模块式两个可控的32位高速计数器，BENA和ENA分别是他们的技术允许信号端，高电平有效。标准频率信号从BZH的时钟输入端BCLK输入，设其频率为F；经整形后的被测信号从与B
4、ZH相似的32位计数器TF的时钟输入端TCLK输入，设其真实频率值为F1，被测频率为F2. 测频原理为，测频开始前，首先发出一个清零信号CLR，使两个计数器和D触发器置0，同时通过信号ENA，禁止两个计数器计数。然后由单片机发出允许测频命令，即令预置门控信号CL为高电平，这时D触发器要一直等到被测信号的上升沿通过时Q端才被置1，与此同时，将同时启动计数器BZH和TF，进入计数允许周期。在此期间，BHT和TF分别对被测信号（频率为Fx）和标准频率信号(F s)同时计数。当T秒后，预置门信号被单片机置为低电平，才通过D触发器将这两个计数器同时关闭。CL的宽度和发生的时间都不会影响计数使能信号（ST
5、ART）允许计数的周期总是恰好等于待测信号TCLK的完整周期数这样一个事实，这正是确保TCLK在任何频率条件下都能保持恒定精度的关键，并且，Cl宽度的改变以与随机的出现时间的误差最多只有BCLK信号的一个时钟周期，如果BCLK由精确稳定的警惕振荡器（100MHz）发出，则任何时刻的绝对测量误差只有亿分之一秒。设在一次预置门时间T中被测信号的计数为Nx，对标准频率信号的计数值Ns，则下式成立：Fx/Nx=Fs/Ns，最后通过控制SEl选择信号和64位至8位的多路选择器MUX64-8，将计数器BHZ和TF中得2位数据8次读入单片机并按上市进行计算和显示结果 starMUX648SEL2.0 BZH
6、BENABCLK BZQ31.0CLR100MHz标准频率信号BCLKD QCLR预置门控信号被测频率TCLK TFENATCLK TSQ 31.0CLRData7.0清零信号CLR数据输出通道选择SEL2.0 等精度频率计主控结构3、 完成单片机模块与了解SOC系统单片机用于控制FPGA的测频操作和读取数据，并作出相应数据处理。安排单片机P0口直接读取测试数据，P2口向FPGA发控制命令。管脚连接方式1） 单片机的P0口接8位数据DATA7.0,负责读取测频数据。2） 单品阿基可以通过信号START，了解计数是否完毕，以确定适宜可以读取数据。3） EEND的功能与START基本相同，当其由低
7、电平变成高电平时指示脉宽计数完毕。4） P2.2，P2.1和P2.0与SEL2.0相接，用于控制多路通道的数据选择。当SEL分别为“000”，“001”“010”“011”时，由低8位到高8位读出标准频率计数值；当SEL分别为“100”，“101”，“110”，“111”时，由低8位到高8位读出待测频率计数值。5） P2.4接清零信号CLR，高电平有效。每一测频周期开始时，都应该首先清零。6） P2.5和P2.6分别接控制信号CL和SPUL。CL和SPUL协同控制测试操作。即当SOUL为1时，CL作为预置门控信号，用于测频计数的时间控制；当SPUL为“0”时CL作为测脉宽控制信号。这时，CL若
8、为1测TCLK的高电平脉宽，而当CL为0时，则测TCLK的低电平脉宽。然后分别从DATA数据口读出BZH对标准频率的计数，即只需令SEL的取值分别为“000”，“001”，“010”，“011”即可。 4、主系统设计系统的核心部分为单片机核可编程芯片FPGA。所有信号包括基准频率信号和被测信号均可在89C51单片机的控制下送入FPGA芯片中，由一片FPGA完成各种测试功能，对标准频率和被测信号进行计数。单片机对整个系统进行控制，包括对键盘信号的读入与处理；对FPGA测量过程的控制，测量结果数据的处理；最后将测量结果送显示电路显示输出。被测信号通过整形电路主要对被测信号进行限幅、放大、整形后送入
9、FPGA，用50MHz的有源晶振作为FPGA的测试标准频率两个信号送入FPGA芯片中，通过控制键盘，决定频率计的摸个功能，单片机电路读取键盘上的信号送入FPGA进行相应的数据处理后，进入数码管显示。电源部分采用220V交流电经变压、滤波、稳压后得到5V电压供整个系统使用二、 取得阶段性成果1、 频率计测频时序图从图中可以看出，SPUL=1时，系统进行等精度测频，这时，CLR一个正脉冲后，系统被初始化。然后CL被置为高电平，但这是两个计数器并未开始计数（START=0）知道伺候被测信号TCLK出现一个上升沿，START=1时两个计数器同时启动分别对被测信号和标准信号开始计数，期中BZQ和TSQ分
10、别为标准频率计数器和被测频率计数器的计数值。由图见，在CL变为低电平后，计数仍未停止，直到TCLK出现一个上升沿为止，这时STASRT=0，可作为单片机料与计数完毕的标志信号。仿真波形中TCLK和BCLK的周期分别为100us和500ns，由图可见，技术结果是，对TCLK的计数值为5，对BCLK的计数值是64（16进制）。通过控制SEL就能按照8个8位将两个计数器中的32位读入单片机中进行计算。从图中的波形可以看出，该程序的等精度测频的功能完全正确。2、 完成单片机主程序单片机主程序流程图，如图NNNYYY开始单片机与10K10初始化按键检测与设置状态标志标志测频率？标志测脉宽？标志测占空？设
11、置测频率方式设置测脉宽方式设置测占空比方式读取数据读取数据读取数据数据计算与转换数据计算与转换数据计算与转换转换的BCD数送回10K10的寄存单元主程序流程系统初始化后，有键盘扫描子程序读入要执行的功能键。比如要执行功能为测频功能，那么读入键之后马上跳转到测频子程序，将CPLD的计数器清零，然后通过键盘将预置门的时间读入单片机，打开预置门进行测频计数，等预置门时间到后，关断预置门，CPLD关断预置门后将给单片机一个完毕信号，单片机核读到完毕信号后，通过置CADRA，ADRB的四个状态，分四次将测频结果的32位数据读入单片机，计算后将结果转换为BCD码LED显示输出。在空闲状态程序始终扫描键盘，
12、等待输入，执行完某一功能程序又会回到键盘扫描状态上来。三、下一步工作计划和研究容1、完成频率计软件设计与仿真2、完成VHDL程序设计和单片机主程序设计3、完成各模块设计与仿真分析4、获得整体仿真图5、对毕业设计的整体结构的合理性进行修正6、对毕业设计细节之处进行修改7、增强频率计测量的准确性，减少误差，运用所学理论和最新论文报告进行精确度改正8、广泛、仔细阅读相关专业文献，规学术用语9、查阅本论题专业围的相关实例，并运用实例进行更加详细和深入的论证10、认真仔细的阅读文章，改正错别字、标点符号，对文字进行润色，加入过渡呼应的语句，增强文章的逻辑性。四、指导教师意见 指导教师签字：年 月 日五、审查意见审查结果：优秀良好 中 与格 不与格小组负责人签字：年 月 日 /
