高速数据传输

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1、高速数字电路的研究与介绍1.引言随着计算机外部设备、计算机高速总线的发展，在这些设备上进行的数据交 换以及复杂的运算导致数据传输量急剧增大，为了满足种种数据在处理器、存储 介质和外围设备之间的高速交换，近年来出现了多种高速接口电路的设计和应 用。高速数据传输接口电路在计算机memory总线，多处理器的互连，外部设备 接口，高速系统背板有着广泛的应用。普通PC机上的DDR2存储器的数据传 输已可以达到667MHz。计算机外部设备、计算机网络、通信传输等设备的各种 物理层设计工作大量的涉及到了： 155Mbps、622Mbps和2.5Gbps, 100Mbps， 1000Mbps, 10Gbps的

2、高速接口电路。现今高速数据传输接口的实现主要参考了三种标准的电路接口：PECL(Positive-referenced Emitter-Coupled Logic); LVDS (Low-Voltage Differential Signals), and CML (Current Mode Logic)。这些高速接口电路 标准针对不同的应用领域提供相应的传输速率。解决高速接口电路的互连，保持 低功耗及提高信号传输质量，是开发这些接口电路时需要注意的。要求为高速接 口电路设计相应的外部阻抗匹配电路、耦合电路。155Mbps以下速率的电路阻抗 匹配要求不是很严。电路耦合可采用直流耦合，可以避免电

3、容滤除信号的高频成 分。500Mbps以上的高速电路线路阻抗匹配要求严格。高速电路一般采用交流耦 合，可以隔离两边的直流。在设计高速数字传输系统时，首先需要了解每一种接口标准的输入输出电路 结构，由此可以知道如何进行直流偏置和终端匹配。本文针对这三种标准的接口 电路做分析和介绍：2. PECL 接口PECL由ECL标准发展而来，在PECL电路中省去了负电源，较ECL电路更便于使用。 PECL信号的摆幅相对ECL要小，这使得该逻辑更适合于高速数据的串行或并行连接。PECL接口输出结构PECL电路的输出结构如图1所示，包含一个差分对管和一对射随器。输出射随器工作在正电源范围内，其电流始终存在，这

4、样有利于提高开关速度。标准的输出负载是接 50欧姆电阻至VCC-2V的电平上，如图1所示, 在这种负载条件下，OUT+与OUT-的静态电平 典型值为VCC-1.3V，OUT+与OUT-输出电流为 14mA。PECL结构的输出阻抗很低，典型值为4-5,这表明它有很强的驱动能力，但当负载与PECL的输出端之间有一段传输线 时，低阻抗造成的失配将导致信号时域波形的振铃现象。PECL标准最初由 Motorola公司提出，经过很长一段时间才在业内推广开。图1. PECL接口输出结构PECL接口输入结构PECL输入结构如图2所示，它是一个具有高 输入阻抗的差分对。该差分对共模输入电压需 偏置到VCC-1.

5、3V，这样允许的输入信号电平动 态范围最大。在+5.0V和+3.3V供电系统中，PECL-接口均适用，+3.3V供电系统中的PECL常被称作 低压PECL，简写为LVPECL。PECL到PECL的连接分直流耦合和交 流耦合两种形式，直流耦合情况PECL输 出设计成驱动50欧姆负载至(VCC-2V)。由 于一般情况下无法向终端网络提供 (VCC-2V)电源，经常会用并联电阻，得到 一个Thevenin等效电路。图3给出了 Thevenin变换，50欧姆至(VCC-2V)的终端 匹配要求满足：在3.3V供电时， 电阻按5%的精度选取，R1为130欧姆，R 为82欧姆，R2为130欧姆。图2. PE

6、CL接口输入结构图3. PECL到PECL等效图 为82欧姆。而在+5.0V供电时，R1PECL to PECL3. CML接口CML是所有高速数据接口形式中最简单的一种，它的输入与输出是匹配好的, 从而减少了外围器件，也更适合于在高的频段工作。它所提供的信号摆幅较小， 从而功耗更低。此外，50欧姆背向终端匹配减小了背向反射，从而降低了高频失 真。CML接口输出结构OUT*OUT-CML接口的输出电路形式是一个差分对管，该差分对 的集电极电阻为50欧姆，如图4所示，输出信号的高低 电平切换是靠共发射极差分对管的开关控制的，差分对的 发射极与地之间的恒流源典型值为16mA,假定CML输出负 载为

7、一 50欧姆上拉电阻，则单端CML输出信号的摆幅为 VCC至VCC-0.4V。在这种情况下，差分输出信号摆幅为 800mV，共模电压为VCC-0.2V。若CML输出采用交流耦合至50欧姆负载，这时的直流阻抗由集电极电阻决定，为50欧姆，CML输出共模 电压变为VCC-0.4V,图4. cml接口输出结构差分信号摆幅仍为800mVP-P。CML接口输入结构CML输入结构有几个重要特点，这也使它 在高速数据传输中成为常用的方式，如图5所 示，输入晶体管作为射随器，后面驱动一差分 放大器图5. CML接口输入结构CML到CML的连接如果接收器与发送器之间采用相同 的VCC电源,CML驱动器输出可以直

8、流耦 合到CML接收器输入，无需额外的元件。 如果接收器与发送器采用不同的电源， 系统需要用交流耦合方式。交流耦合情况下，图6. CML到CML的连接耦合电容应足够大，以避免信号包含一长串相同数字时导致过大的低频衰减。图 6给出了 CML与CML之间的连接。CML电流模式逻辑接口的性能为最高。高速点到点接口是典型的电流模式逻 辑应用方案。由于驱动器及接收器采用内置式终端，因此可以无需加设外置式无 源元件。电流模式逻辑接口可支持10Gbps以上的数据传输率。4. LVDS 接口LVDS低电压差分信号，差分电路的抗噪声能力强，因此可以使用低电压摆幅 信号。这又意味着信号频率可以更快。该方式有三大优

9、点，使其更具有吸引力。1 ) LVDS传输的信号摆幅小，从而功耗低，一般差分线上电流- 不超过4mA，负载阻抗为100欧姆。这一特征使它适合做并: 行数据传输。2 ) LVDS信号摆幅小，从而使得该结构可以上 在2.5V的低电压下工作。3 ) LVDS输入单端信号电压可以！厂、OUT+OUT-从0V到2.4V变化，单端信号摆幅为400mV，这样允许输入共模电压从0.2V到2.2V范围内变化，也就是说LVDS允许收发两端地电势有1V的落差。LVDS接口输出结构LVDS差分输出结构在低功耗和速度方面做了优化。电路差分输出阻抗为100 欧姆。图7. LVDS接口输出结构LVDS接口输入结构LVDS输

10、入结构如图7所示，IN+与IN- 输入差分阻抗为100欧姆，为适应共模电压 宽范围内的变化，输入级还包括一个自动电 平调整电路，该电路将共模电压调整为一固 定值，该电路后面是一个施密特触发器。施 密特触发器为防止不稳定，设计有一定的滞 回特性，施密特后级是差分放大器。LVDS与LVDS的连接 因为LVDS的输入与输出都是内匹配的, 所以LVDS间的连接可以如图9中那样直接联 接。ii|faiit VA-4ADAPTIVESCHDSnTiLE痕 SHIFTERkTRIGGER11JH-IP11-vv Vii图8. LVDS接口输入结构图9 LVDS与LVDS的连接目前，流行的LVDS技术规范有两

11、个标准：一个是TIA/EIA(电讯工业联盟/ 电子工业联盟)的ANSI/TIA/EIA 644标准，另一个是IEEE 1596.3标准。标准 推荐的最高数据传输速率是655MbpsLVDS的应用模式可以有：点对点；多分支 形式，即一个驱动器连接多个接收器。当有相同的数据要传给多个负载时，可以 采用这种应用形式。多点结构(mul tipoin t)。此时多点总线支持多个驱动器， 也可以采用BLVDS驱动器。为了支持LVDS的多点应用，即多分支结构和多点结 构,2001年新推出的多点低压差分信号(MLVDS)国际标准ANSI/TIA/EIA 8992001， 规定了用于多分支结构和多点结构的MLV

12、DS器件的标准，目前已有一些MLVDS 器件面世。5. PCB设计要点上述三种接口均属于差分输出，在PCB的设计中，应注意使差分线对内的 长度相互匹配，以减少信号扭曲。(公差应控制在5mil内)。差分线对内两条线 之间的距离应尽可能小，以使外部干扰为共模特征。差分线对间的距离应尽可能 保持一致，以降低差分阻抗分布的不连续性。由于每个过孔可带来 0.51.0dB 的损耗，应尽量减少过孔数目。过孔的通 孔和焊盘应有尽量小的物理尺寸，并且在通孔穿越的未连接不加焊盘，差分对内 的过孔不仅在数量上要匹配，而且在放置的位置上也要接近，以使阻抗分布尽量 一致。对走线方式的选择没有限制，微带线和带状线均可，但

13、是必须注意有良好的 参考平面。对不同差分线之间的间距要求间隔不能太小，至少应该大于 35 倍差 分线间距。避免导致阻抗不连续的 90走线，而要用圆弧或 45折线来代替。 走线时应使向左、向右折角的数量接近，这样可减少信号经差分线传输引起的扭 曲。对于 LVDS 信号/和 PECL 信号，必须进行阻抗控制（通常将差分阻抗控制在 100欧姆/50欧）。对于不能控制阻抗的PCB布线必须小于500MIL。这样的情况 主要表现在连接器上，所以在布局时要注意将LVDS和PECL器件放在靠近连接器 处，让信号从 器件出来后就经过连接器到达另一单板。同样，让接收端也靠近 连接器，这样就可以保证板上的噪声不会或

14、很少耦合到差分线上。对于点到点拓 扑,走线的阻抗通常控制在 100 欧/50 欧，但匹配电阻可以根据实际的情况进行 调整。对LVDS信号和PECL信号与其它信号比如TTL信号，最好使用不同的走线层， 如果因为设计限制必须使用同一层走线，和TTL的距离应该足够远，至少应该大 于 35 倍差分线间距。对接收端的匹配电阻到接收管脚的距离要尽量的靠近，一般应小于7mm，最 大不能超过 12mm。在 PCB 设计上，我们主要关心的是阻抗的控制和线长。阻抗的计算可以 通过相关阻抗计算软件算出。保持差分线的等长也是设计的重点，特别是经过连 接器的 LVDS 信号。6结束语本文给出了高速数据输入输出接口电路的结构，介绍了高速传输系统中 PCB 设计以及LVDS接口、PECL接口、CML接口电路结构及连接方式和应用。