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1、第1章 QUARTUS II2.1 QUARTUSII概述设计输入是设计者对系统要实现的逻辑功能进行描述的过程。设计输入有多种表达方式，常用的用原理图输入、硬件描述语言输入、网表输入等。1、原理图输入：原理图设计输入方式是利用软件提供的各种原理图库，采用画图的方式进行设计输入。这是一种最为简单和直观的输入方式。原理图输入方式的效率比较低，半只用于小规模系统设计，或用于在顶层拼接各个以设计完成的电路子模块。2、硬件描述语言输入：这种设计输入方式是通过文本编辑器，用VHDL，Verilog或AHDL等硬件描述语言进行设计输入。采用语言描述的有点事效率较高，结果容易仿真，信号观察方便，在不同的设计输
2、入库之间转换方便，适用于大规模数字系统的设计。但语言输入必须依赖综合器，只有好的综合器才能把语言综合成优化的电路。3、网表输入：现代可编程数字系统设计工具都提供了和它第三方EDA工具相连接的接口。采用这种方法输入时，可以通过标准的网表把它设计工具上已经实现了的设计直接移植进来，而不必重新输入。一般开发软件可以接受的网表有EDIF格式、VHDL格式及Verilog格式等。在用网表输入时，必须注意在两个系统中采用库的对应关系，所有的库单元必须一一对应，才可以成功读入网表6。2.2 QUARTUSII建立工程项目在 Quartus II 中，用户的每个独立设计都对应一个工程项目，每个工程项目可包含一
3、个或多个设计文件。其中一个是顶层文件，编译器是对项目中的顶层文件进行编译的，项目同时还管理编译过程中产生的各种中间文件，这些中间文件的文件名相同，但后缀名不同。为了便于管理，对于每个新的项目应该建立一个单独的子目录。指定项目名称的步骤如下：1. 打开 Quartus II，在File 菜单中选择New Project Wizard 项，将出现工程项目建立向导对话框。如图2-1 (a)所示。2. 点击“Next”，进入到如图2-1 (b)所示的工程项目命名对话框，在最上面的文本输入框中输入为该项目所建的目录名，如本例为“E:Clock”，在中间的文本输入框中输入项目名称，本次实验为“adder”
4、，在最下面的文本输入框中输入最顶层模块的名称“adder”。3. 点击“Next”,进入到如图2-1 (c)所示的设计文件选择对话框，由于在本例中还没有任何设计文件，所以不选择任何文件。(a)工程项目建立向导对话框图 (b)工程项目命名对话框 (c)设计文件选择对话框 (d)器件选择对话框 (e)第三方EDA工具选则对话框 (f)”Summary”对话框 图2-1 项目建立向导4. 点击“Next”，进入到如图2-1(d)所示的器件选择对话框，在“Family”下拉菜单中选择需要的器件。5. 点击“Next”进入到如图2-1 (e)所示的第三方EDA 工具选择对话框，在这个界面可以选择第三方的
5、综合工具、仿真工具和时延分析工具。由于在本例中综合、仿真和时延分析都采用Quartus II 内置的工具，所以在这个页面不作任何选择。6. 点击“Next”进入到如图2-1 (f)所示的“Summary”对话框，在这个窗口列出了前面所作设置的全部信息。7. 点击“Finish”完成工程项目建立过程，回到如图2-2主窗口，主窗口分为几个部分，除了菜单和工具条以外，左上有项目导航(Project Navigator)栏，此时在该栏能看到顶层模块的名称；左中是处理进度栏，用于显示项目处理的进度；下方是信息栏，用于显示项目处理过程中产生的各项信息。 项目导航栏 主工作区 进度处理栏 信息栏图2-2 Q
6、uartus II 主窗口界面2.3 QUARTUSII建立原理图输入文件在 Quartus II 中我们可以利用Block Editor 以原理图的形式进行设计输入和编辑。Block Editor 可以读取并编辑后缀名为”.bdf”的原理图设计文件以及在 MAX+PLUS II中建立的后缀为”.gdf”的原理图输入文件。在Block Design Files 的基础上还可以生成Block Symbol Files(.bsf), AHDL Include 文件(.inc) 和HDL 文件，以被其他设计文件调用。下面介绍原理图输入的过程：1. 在 File 菜单中选择New 项，将出现新建文件对
7、话框，如图2-3 所示。选择“BlockDiagram/Schematic File”项。图2.3 新建文件对话框2. 点击“OK”,在主界面中将打开如图2-4 所示的“Block Editor”窗口。图2-4 所示的“Block Editor”包括主绘图区和主绘图工具条两部分。主绘图区是用户绘制原理图的区域，绘图工具条包含了绘图所需要的一些工具。 主绘图区 绘图工具栏图2.4 Block Editor主窗口3. 点击绘图工具栏上的按钮打开如图2-5 所示的元件添加窗口。图2-5 元件添加窗口在“Libraries”栏中显示目前你已经安装的元件库，一般缺省会有mega functions、ot
8、hers 和primitives这三个库。其中mega functions 是参数化模块库，包含了一些参数可调、功能复杂的高级功能模块；others 库中则包含了原来MAX+PLUS II 中的部分器件库，其中包括了大部分的74 系列中规模逻辑器件；primitives 库是基本库包含一些基本的逻辑器件，如各种门、触发器等。4. 在元件库中打开元件目录，选中所需要的元件，此时在右侧窗口中能即时看到该器件的外形，单击“OK”按钮，对话框关闭，此时在鼠标光标处将出现所选的元件，并随鼠标的移动而移动，在合适的位置点击鼠标左键，放置一个元件，移动鼠标，重复放置第二个元件，放置结束时点击鼠标右键选择Ca
9、ncel。5. 完成元件放置后就需要连接各个器件了。连接元器件的两个端口时，先将鼠标移到其中一个端口上，这时鼠标指示符自动变为“+”形状，然后一直按住鼠标的左键并将鼠标拖到第二个端口，放开左键，则一条连接线被画好了。如果需要删除一根连接线，可单击这根连接线使其成高亮线，然后按键盘上的“Delete”键即可。6. 从“File”菜单下选择“Save”，出现文件保存对话框。单击“OK”，使用默认的文件名存盘。默认的文件名为项目顶层模块名加上“.bdf”后缀。2.4 QUARTUSII层次化项目设计数字系统设计的一般方法是采用自底向上或自顶向下的层次化设计。利用Quartus II提供的工具我们可以
10、很容易的完成用层次化设计。2.4.1 底层模块符号的建立和修改为了便于顶层模块的调用，我们首先必须将前面设计的所需电路转变成一个元件符号。1. 在所需要的底层电路图设计完成以后，在图形编辑器窗口下，执行菜单“File”下“Create / Update”子菜单下的“Create symbol Files for Current File”，就可以将我们自己设计的电路编译成库中的一个元件；2. 执行菜单“File”下的“Open”项，在文件类型下拉列表框中选择“Other Source Files”项，然后在文件窗口内选择刚完成编译的元件，点击“打开”按钮，打开符号编辑器窗口，在这个窗口中我们可
11、以看到我们新建元件符号的外观。3. 和图形编辑器类似，在符号编辑器里，我们可以通过画图工具对符号进行一些必要的修改，以满足我们的需要。2.4.2 建立顶层设计文件在完成模块符号生成后，我们可以建立顶层文件来调用这个符号，以构成完整的系统。新建一个空白的图形文件，保存为“Clock.bdf”。打开元件添加窗口。可以注意到和以前不同的是在“libraries”栏中，多出了一个“project”目录如图2-6，在这个目录下，可以看到我们自己做的元件。图2-6元件添加窗口在绘图区内放置若干元件，经过连接后，完成我们需要的顶层文件。假设我们前面我们指定的项目顶层文件为“Counter60.bdf”，而现
12、在这个项目的顶层文件是“Clock.bdf”，所以必须重新设置。在主窗口的“Project Navigator”栏中，打开“File”项，在“Device Design Files”目录中选择“Clock.bdf”点击鼠标右键，在右键菜单，选择“Set as Top_Lever Entity”项，将“Clock.bdf”指定为项目顶层文件如图2-7编译完成后，在主窗口的“Project Navigator”栏中，打开“Hierarchy”项显示整个项目的设计层次，如图2-8 所示。图2-7 设置顶层项目文件 图2-8 显示项目设计层次第2章 8位加法器设计3.1 8位加法器3.1.1原理及功能
13、说明8位加法器是由8个一位的全加器串联构成，运算时，低位的数相加运算求得和与进位，将和输出，进位传给上一位全加器。以此类推。最终实现将2组8位二进制数进行求和运算。3.1.2设计思路全加器全加器全加器全加器全加器全加器全加器全加器 进位 进位 进位 进位 进位 进位 进位图3-1 8位加法器数据流和和和和和和和和2个加数2个加数2个加数2个加数2个加数2个加数2个加数2个加数3.2 设计过程3.2 .1半加器、原理图设计如图3-2图3-2 半加器原理图半加器由一个二位输入与门、一个非门和一个二位输入与非门如图连接构成。将原理图保存好后进行仿真，仿真波形图如图3-3。图3-3 半加器波形图通过波
14、形图可以确认，半加器无误。为了能够简化全加器原理图，将半加器进行编译，形成元件”h_adder”。3.2 .2全加器全加器的原理图如图3-4图3-4 全加器原理图全加器由两个半加器、一个或门、三个输入端、两个输出端构成。全加器的波形图如图3-5图3-5 全加器波形图通过波形图可以确认，全加器无误。为了能够简化8位全加器原理图，将全加器进行编译，形成元件”f_adder”。3.2 .3 8位全加器8位全加器的原理图如图3-6图3-6 8位全加器原理图将8个一位全加器分别串联起来，低位的进位输出到高位的输入，并将该位的结果输出。最终输出8位结果和一位最高进位（忽略）。8位全加器仿真图如图3-716
