《EP3SL150的FPGA硬件电路系统设计和延时细分算法与FPGA实现改基于FPGA的相控阵延迟聚焦算法的实现》由会员分享，可在线阅读，更多相关《EP3SL150的FPGA硬件电路系统设计和延时细分算法与FPGA实现改基于FPGA的相控阵延迟聚焦算法的实现（112页珍藏版）》请在金锄头文库上搜索。
1、西 南 交 通 大 学本科毕业设计（论文）基于EP3SL150的FPGA硬件电路系统设计和延时细分算法与FPGA实现年 级:2009级电讯三班学 号:20093988 姓 名:李栋 专 业:电子信息科学与技术指导教师：郭建强2013年6月毕业设计（论文）任务书班 级 电讯2009- 03班 学生姓名 李栋 学 号 20093988 发题日期：2012 年 11 月 20 日 完成日期：2013年 6月 20 日题 目 基于EP3SL150的FPGA硬件电路系统设计和延时细分算法与FPGA实现 1、本论文的目的、意义：随着电于技术和计算机技术的快速发展， 超声相控阵技术逐渐应用于工业无损检测，近
2、几年，相声相控阵技术发展尤为迅速，在相控阵系统设计、系统仿真、生产与测试和应用等方面取得一系列进展。其中，自适应聚焦相控阵技术尤为突出，它利用接收到的缺陷回波信息调整下一次激发规则，实现了声束的优化控制，提高缺陷的检出率。“基于EP3SL150的FPGA硬件电路系统设计和延时细分算法与FPGA实现”涉及到多种关键技术，如FPGA的开发、电子设计、硬件编程语言等。“基于EP3SL150的FPGA硬件电路系统设计和延时细分算法与FPGA实现”是超声相控阵技术中的一项关键技术，通过Verilog HDL硬件语言描述算法，进而在FPGA芯片上实现功能。 2、学生应完成的任务：首先查阅相关的资料，了解“
3、基于EP3SL150的FPGA系统设计”的原理、结构、组成，进而学习相关知识，了解电路原理，并了解设计思想和仿真原理和过程。在完成以上工作的基础之上，再学习FPGA的相关知识，了解FPGA的原理、工作过程、特色优点和实现方法。接着需要学习Verilog HDL语言的开发技术的相关知识，了解其配合过程，语言特定、模块组成部分的作用以及相关参数的调节方法，重点是模块理论分析和编程思路。在完成以上理论学习的基础上，还要开始着手EDA工具的学习，通过学习了解电子设计自动化的理念及其优势，主要是理解电路设计的思路和方法。在设计完电路之后还要完成相关PCB电路板的制作，并要手工焊接所有的元器件和完成相关的
4、测试、软件和硬件调试任务，以达到较好的控制效果。 3、论文各部分内容及时间分配：（共 15 周）第一部分调研课题的目的、意义和背景，学习相关基础知识。 (2周) 第二部分参阅相关资料，翻译外文资料，方案初步设计，时间规划、过程规划 (2周)第三部分 设计方案模块化、分解设计、系统设计、理论分析、系统仿真、模块仿真、软件编程工程定义，电路方案的工程定义、设计、模块电路图、仿真报告。 (3周)第四部分软件编程、调试，电路设计、仿真，硬件电路的调试、验收，测量方案制定，软件联调，硬件联调、软件和硬件配合调试、联调，软件验收、硬件验收，系统测量验收，验收。 (3周)第五部分撰写软件设计操作文档，硬件文
5、档，软件规范化、硬件规范化；设计归档，撰写论文初稿，导师审查，知识产权审查，修稿，导师审查， (3周)评阅及答辩：提交学院审查、评阅，撰写PPT报告，答辩，提交论文，归档毕业设计文档。 (2周)备 注 指导教师： 年 月 日审 批 人： 年 月 日 摘 要随着科学技术的不断发展，我们对材料质量的检测要求也变得越来越高。现代无损检测技术的发展趋势就是对材料实现高精度、高分辨率的检测。从而为当代复杂的工业设备提供更好的无损评估。在整个超声相控阵系统中，延迟聚焦算法是关键，提高延迟量的精度可以提高整个系统精度。本课题通过对超声相控阵技术中的延迟细分法则的研究，最终实现两种延迟模式，粗延迟和细延迟。粗
6、延迟是指发射脉冲高电平的持续时间只能是延迟模块的控制时钟周期的整数倍；在细延迟中我们可以对延迟模块的控制时钟进行多相位的分频，最终可以提高延迟模块可以达到的精度。FPGA内部集成的增强型锁相环可以实现多相位时钟信号，利用这些多相位的时钟信号，我们可以将延迟量的精度提高。本设计是基于FPGA平台，巧妙地借助FPGA内部集成的增强型锁相环，实现延迟细分算法的硬件电路。并且在modelsim上对设计结果进行验证。主控平台可以完成的扫描模式是扇形扫描，完成相控阵的聚焦法则，最终输出十六个通道的触发脉冲延迟数据。用户可以根据自己的实际要求，手动的选择粗延迟或细延迟。本论文主要对一下几个模块进行论述：算法
7、的实现模块、扫描模块、延迟模块、波束合成模块。在算法实现模块，我们借助FPGA运行速度的优势，实现二进制的开方运算，传统的二进制开方运算采用的是迭代的算法，使得整个算法的实现过程变得比较长。本课题模拟二进制开方手算的过程，利用FPGA内部的乘法器硬核实现二进制开方运算。在整个课题的设计过程中，我们利用FPGA内部集成的硬件乘法器，利用内部集成的增强型的锁相环和快速锁相环对系统时钟进行倍频和分频，产生我们设计所需要的相关时钟信号。这样可以大大简化设计的开发周期，并且可以提高设计的准确性。关键字：FPGA；超声相控阵；细延迟；聚焦法则AbstractWith the continuous deve
8、lopment of science and technology, the quality of our materials testing requirements are becoming increasingly high. Modern non-destructive testing technology trends is right materials to achieve high-precision, high-resolution detector. Thus it provide better Nondestructive Evaluation for contempor
9、ary complex industrial equipments. Throughout the ultrasonic phased array system, the delay focusing algorithm is the key to improve the accuracy of the amount of delay can improve overall system accuracy. This issue through ultrasonic phased array technology for the delay subdivision law studies, a
10、nd ultimately implement two delay mode, the coarse delay and fine delay. Coarse delay is the transmitted pulse duration of the high level the control module can only be delayed by an integer multiple of the clock cycle; the fine delay of the delay module, we can control the multi-phase clock frequen
11、cy, can ultimately increase the delay module achievable accuracy. Enhanced FPGA integrated PLL can achieve multi-phase clock signals, using the multi-phase clock signals, we can improve the accuracy of the delay amount. This design is based on the FPGA platform, cleverly integrated with enhanced FPG
12、A internal PLL to achieve delay subdivision algorithm hardware circuit.In modelsim to verify the results on the design. Master platform is completed scan mode sector scan, complete phased array focal law, the final output sixteen channel trigger pulse delay data. According to their actual requiremen
13、ts, users can manually select the coarse or fine delay time.This paper mainly discusses about several modules: algorithm module, scanning module, the delay module, the beam forming module. In the algorithm module, we use the advantage of running speed FPGA to achieve binary root operation, the traditional binary root operation using the iterative algorithm, making the whole algorithm implementation process becomes relatively long. This topic simulate the process of binary prescribing hand count, using FPGA internal multiplier hardcore achieve bi
