《八位七段数码管动态显示电路设计方案》由会员分享，可在线阅读，更多相关《八位七段数码管动态显示电路设计方案（25页珍藏版）》请在金锄头文库上搜索。
1、八位七段数码管动态显示电路的设计一七段显示器介绍七段显示器，在许多产品或场合上经常可见。其内部结构是由八个发光二极管所组 成，为七个笔画与一个小数点，依顺时针方向为 A、B、C、D、E、F、G 与 DP 等八组发 光二极管之排列，可用以显示09数字及英文数A、b、C、d、E、F。目前常用的七段显 示器通常附有小数点，如此使其得以显示阿拉伯数之小数点部份。七段显示器的脚位和线 路图如下图4.1所示（ 其第一支接脚位于俯视图之左上角 ）。BGCD4肌（财）0 80(.0317L丄.：、一 1.10,043) |图 4.1 、七段显示器俯视图由于发光二极管只有在顺向偏压的时候才会发光。因此，七段显示
2、器依其结构不同的 应用需求，区分为低电位动作与高电位动作的两种型态的组件，另一种常见的说法则是共 阳极（ 低电位动作 ）与共阴极（ 高电位动作 ）七段显示器，如下图4.2所示。（共阳极） （ 共阴极 ）图 4.2 、共阳极（低电位动作）与共阴极（高电位动作）要如何使七段显示器发光呢？对于共阴极规格的七段显示器来说，必须使用 “ Sink Current ”方式，亦即是共同接脚COM为VCC,并由Cyclone II FPGA使接脚成为高电位， 进而使外部电源将流经七段显示器，再流入Cyclone II FPGA的一种方式本实验平台之七段显示器模块接线图如下图 4.5 所示。此平台配置了八组共阳
3、极之七 段显示器，亦即是每一组七段显示器之COM接脚，均接连至VCC电源。而每一段发光二 极管，其脚位亦均与Cyclone II FPGA接连。四位一体的七段数码管在单个静态数码管的基 础上加入了用于选择哪一位数码管的位选信号端口。八个数码管的 a、b、c、d、e、f、g、 h、dp 都连在了一起， 8 个数码管分别由各自的位选信号来控制，被选通的数码管显示数 据，其余关闭。TT20ILflolaIOQSA 丙1010IOH 烝寸畐IO置ml-ElaM,Iflclml HflouIflopilol置IHlflIQI円口備T ml1 = 1 I 口円出IHnIQdln 己国置7SEG.SEL01
4、7SEG_SEL127SEG SEL23VCC64574HC13：AYOElYfCY2Y3Y4G1Y5G2AY6G2BY715141312ITTo图 4.5 、七段显示器模块接线图七段显示器之常见应用如下可作为与数值显示相关之设计。 电子时钟应用显示 倒数定时器 秒表 计数器、定时器 算数运算之数值显示器二 七段显示器显示原理七段显示器可用来显示单一的十进制或十六进制的数字，它是由八个发光二极管所构 成的（ 每一个二极管依位置不同而赋予不同的名称，请参见图 4.1 ）。我们可以简单的说， 要产生数字，便是点亮特定数据的发光二极管。例如要产生数字0，须只点亮 A、B、 C、D、E、F 等节段的发
5、光二极管；要产生数字5，则须点亮 A、C、D、F、G 等节段 发光二极管，以此类推，参见图4.6。因此，以共阳极七段显示器而言，要产生数字0，必须控制Cyclone II FPGA芯片接连至A、B、C、D、E、F等接脚呈现“低电位”， 使电路形成通路状态。表4.1则为共阳极七段显示器显示之数字编码。图 4.6、七段显示器显示阿拉伯数字表 4.1、共阳极七段显示器显示数字编码资料DPGFEDCBA16进制011000000C0111111001F9210100100A4310110000B0410011001995100100109261000001082711111000F8810000000
6、80本实验要求完成的任务是在时钟信号的作用下，通过输入的键值在数码管上显示相 应的键值。在实验中时，数字时钟选择 1KHZ 作为扫描时钟，用四个拨动开关做为输 入，当四个拨动开关置为一个二进制数时，在数码管上显示其十六进制的值。实验箱中 的拨动开关与FPGA的接口电路，以及拨动开关FPGA的管脚连接在实验一中都做了详细 说明，这里不在赘述。数码管显示模块的电路原理如图4-2 所示，图 4-2 数字时钟信号模块电路原理三 实验步骤（本实验用VHDL文本语言实现八位七段数码管动态显示，当然也可用Quartus的图形输 入法实现八位七段数码管动态显示）1.下面我们建立一个八位七段数码管动态显示的VH
7、DL工程1）选择开始程序AlteraQuartusII5.1，运行QUARTUSII软件。或者双击桌面上的QUARTUSII的图标运行QUARTUSII软件，出现如图1-3所示。聲Quartus II匚叵|区File Edi t Vi ew Froj ect Assi grunents Processing Tools Window HelpProject NavigatorEntity加沈 C omp i 1 at i阻旧9圖 国 Fil?| rfPResign Units |12dStatusM o ilul aj u a Rr u snIn fom 日 tio ncnevtvt Syst
8、em 人 Processing 入 Extra Info 入 Info 入 Warning 入Critical WarningError Suppressed jMessage:型兰H Location:For Help, press FlIdleNUM2）选择软件中的菜单File New Project Wizard,新建一个工程。如图1-4所示。Nev Project Vizard: IntroductionXThe New Project Wizard helps you create a new project and preliminary project settings, inc
9、luding the following: Project name and directory Name of the topevel design entity Project files and libraries T arget device family and device EDA tool settingsYou can change the settings for an existing project and specify additional project-wide settinas with the Settinas command lAssianments men
10、u! You can use the various pages of the Settings dialog box to add functionality to the project.厂 Dont show me this introduction agaitiFini sh取消I3）点击图 1-4 中的 NEXT 进入工作目录，工程名的设定对话框如图 1-5 所示。第一 个输入框为工程目录输入框，用户可以输入如e:/eda等工作路径来设定工程的目录，设定 好后，所有的生成文件将放入这个工作目录。第二个输入框为工程名称输入框，第三个输 入框为顶层实体名称输入框。用户可以设定如EXP1,
11、 般情况下工程名称与实体名称相 同。使用者也可以根据自已的实际情况来设定工程名和顶层文件名。注：本处的顶层文件 名必须和程序的实体名一致，否则编译会出错。图1-5指定工程名称及工作目录4）点击NEXT，进入下一个设定对话框，按默认选项直接点击NEXT进行器件选择对话 框。如图1-6所示。这里我们以选用Cyclonell系列芯片EP2C35F672C8为例进行介绍。用 户可以根据使用的不同芯片来进行设定。首先在对话框的左上方的Family下拉菜单中选取Cyclonell，在中间右边的Speed grade下拉菜单中选取8,在左下方的Available devices框中选取EP2C35F672C
12、8，点击 NEXT完成器件的选取，进入EDA TOOL设定界面如图1-7所示。5）按默认选项，点击Next出现新建工程以前所有的设定信息，如图1-8所示，点击Finish 完成新建工程的建立。图 1-8 新建工程信息2、建立VHDL设计文件1）在创建好设计工程后，选择FileNEW菜单，出现图1-9所示的新建设计文件类 型选择窗口。这里我们以建立VHDL设计文件为例进行说明。图 1-9 新建设计文件选择窗口2）在New对话框（图1-9）中选择Device Design Files页下的VHDL File，点击OK 按钮，打开图形编辑器对话框，如图1-10所示。图中标明了常用的每个按钮的功能3）
13、在文本编辑器中输入如下VHDL程序：下面是引用库library ieee。一库函数use ieee.std_logic_1164.all。一定义了 std_logic 数据类型及相应运算use ieee.std_logic_arith.all。一定义了 signed 和 unsigned 数据类型、相应 运算和相关类型转换函数use ieee.s td_logic_unsigned.all。一定义 了一些函数， 可以使 std_logic_vector 类-型被当作符号数或无符号数一样进行运算下面是构造实体entity exp4 is -exp4 为实体名port（ clk:instd_log
14、ic。-定义动态扫描时钟信号key:instd_logic_vector（3downto0）。 一定义四位输入信号ledag : out std_logic_vector(6 downto 0)。 一定义七位输出 信号del: out st d_logic_vec to r(2 dow nto 0)定义八位数码管位置显示信号)。end exp4。一结束实体 arch itecture whbkrc of exp4 is -whbkrc 为结构体名begin 以begin为标志开始结构体的描述process(clk)进程，elk变化时启动进程variable dou nt : st d_logic_vec to r(2 dow nto 0)。-变量，计数 begin辻 clkevent and elk二T then-检测时钟上升沿 dount:二dount+1。一计数器 dount 累加end if。del=doun t。一片选信号end process。一结束进程process(key
