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1、实验十一 集成计数应用一、实验目的1. 掌握计数器的基本原理。2. 学习集成计数器的应用。二、实验用元器件计数器：74LS1612，74LS3902，CD45162四2输入与非门74LS001四2输入或门74LS321计数器是一种中规模集成电路，其种类有很多。如果按照触发器翻转的次序分类，可分为同步计数器和异步计数器两种；如果按照计数数字的增减可分为加法计数器、减法计数器和可逆计数器三种；如果按照计数器进位规律又可分为二进制计数器、十进制计数器、可编程N进制计数器等多种。1. 4位二进制同步计数器74LS161该计数器外加适当的反馈电路可以构成十六进制以内的任意进制计数器。图111中是预置数控
2、制端，D、C、B、A是预置数据输入端，是清零端，EP、ET是计数器使能控制端，RCO是进位信号输出端，它的主要功能有： 图11174161芯片引脚图 异步清零功能 若=0，则输出DCBA=0000，与其它输入信号无关，也不需要CP脉冲的配合，所以称为“异步清零”。 同步并行置数功能在=1，且=0的条件下，当CP上升沿到来后，触发器DCBA同时接收D、C、B、A输入端的并行数据。由于数据进入计数器需要CP脉冲的作用，所以称为“同步置数”，由于4个触发器同时置入，又称为“并行”。 进位输出RCO在=1、=1、EP=1、ET=1的条件下，当计数器计数到1111时进位RC0=1，其余时候RC0=0。
3、保持功能在=1，=1的条件下，EP、ET两个使能端只要有一个低电平，计数器将处于数据保持状态，与CP及D、C、B、A输入无关，EP、ET区别为ET=0时进位输出RC00，而EP=0时RC0不变。注意保持功能优先级低于置数功能。 计数功能在=1、=1、EP=1、ET=1的条件下，计数器对CP端输入脉冲进行计数，计数方式为二进制加法，状态变化在DCBA=00001111间循环。74LS161的功能表详见表11l所示。表 111 74LS161的功能表清零预置使能时钟预置数据输出EP ETCPD C B AQD QC QB QA011110111 0 01 1 D C B A 0 0 0 0D C
4、B A保 持保 持计 数通过对74LS161外加适当的反馈电路构成十六进制以内的各种计数器。用反馈的方法构成其它进制计数器一般有两种形式，即反馈清零法和反馈置数法。以构成十进制计数器为例，十进制计数器计数范围是00001001，计数到1001后下一个状态为0000。 反馈清零法是利用清除端构成，即：当QDQCQBQA=1010（十进制数10）时，通过反馈线强制计数器清零，如图112(a)所示。由于该电路会出现瞬间1010状态，会引起译码电路的误动作，因此很少被采用。 反馈置数法是利用预置数端构成，把计数器输入端ABCD全部接地，当计数器计到1001（十进制数9）时，利用QDQA反馈使预置端=0
5、，则当第十个CP到来时，计数器输出端等于输入端电平，即：QD=QC=QB=QA=0，这样可以克服反馈清零法的缺点，如图112(b)所示。反馈清零(a) 反馈置数(b)图112 用74161构成十进制计数器多片计数器通过级联构成多位计数器。级联可分串行进位和并行进位两种。 二位十进制串行进位计数器的级联电路如图3所示，其缺点是速度较慢。图113 串行进位式2位10进制计数器 二位十进制并行进位（也称超前进位）计数器的级联电路如图114所示，后者的进位速度比前者大大提高。图114 并行进位式2位10进制计数器2. 二进制可逆计数器CD4516CD4516是异步可预置四位计数器，其引脚图如图115所
6、示。其功能见表112。图115CD4516引脚图表112CD4516功能表CP LD RDQD QC QB QA H L H H L L L H L L L L L LD C B AL L L L保持加法计数器减法计数器 CP为计数器时钟输入，上升沿触发。 LD为异步数据预置控制端，当LD高电平时，D0D3上的数据置入计数器中。 为计数控制端，控制计数器的计数操作，=0时，允许计数，=1时，保持。 为加/减计数控制端，为高电平时，在CP时钟上升沿计数器加1计数；反之，在CP时钟上升沿减1计数。 RD为异步清零端， RD为高电平时，计数器清零。 为进位/借位输出，在减法计数时，当Q0Q3输出“0
7、000”时为低电平；在加法计数时，当Q0Q3输出“1111”时为低电平，其余输出高电平，=0时始终=1。3. 双二-五-十进制加法计数器74390，其引脚图如图812。 每个集成块中由2组计数器，每组计数器由两个计数器组成，共有4个计数器。图8-1274390引脚图 每组计数器内有1个一位二进制计数器和1个五进制计数器，它们可以单独计数，但清零时同时清零。A，B为时钟脉冲的输入，下降沿触发。QA，QB、QC、QD为计数输出。 如1位二进制计数器的输出QA接上五进制计数器的时钟脉冲的输入B，则构成8421BCD码十进制的计数器。A为时钟脉冲的输入，QA、QB、QC、QD为输出，QD是最高位；五进
8、制计数器的输出QD接上二进制计数器时钟脉冲输入A，则构成5421BCD码十进制的计数器，B为时钟脉冲的输入，QB、QC、QD、QA为输出，QA是最高位。 清零RD为异步清零，高电平有效。三、预习与设计要求1. 复习译码和显示电路的工作原理。2. 预习集成计数器74161、74390、4516逻辑功能及使用方法。3. 熟悉各种进制计数器转换的原理。4. 分别设计6进制、60和24进制计数器，并设有暂停和重新计数控制。5. 设计2位十进制定时器，定时时间到时停止计数并发出指示，设有暂停和重新计数控制，定时时间可以设定。6. 自己选择计数器，绘出实验中用到的原理图。四、实验内容1. 测试CD4516
9、逻辑功能（加法计数、减法计数、置数、进位及借位、使能）。CP选用手动单次脉冲或1Hz正方波。输出接电平显示或用数码管显示。2. 设计制作1位十进制定时器。剩余时间用用数码管显示，便于使显示时间与实际时间一致，可以用减法计数，计数到0时停止。3. 测试74LS390逻辑功能（二进制、五进制、十进制）。CP选用手动单次脉冲或1Hz正方波。输出接电平显示或用数码管显示。4. 测试74LS161的逻辑功能（计数、清零、置数、使能及进位）。CP选用手动单次脉冲或1Hz正方波。输出接电平显示或用数码管显示。5. 用74LS161设计一个六进制计数器，输出接到译码显示电路。时钟选择1Hz正方波。观察电路的自动计数过程。6. 设计制作60进制计数器, 要求由两位十进制计数器构成。7. 设计制作24进制或12进制计数器，要求由两位十进制计数器构成。五、实验报告1实验目的、内容2. 画出实验电路图，简述原理(重点说明反馈控制)。3根据实验结果，绘制状态图，辅以必要的文字说明。4总结计数器设计和使用的体会。
