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1、信道编译码RS(63,57)、编码RS码是一种特殊的循环码，循环码编码器一般为n-k级编 码器，可用生成多项式g(x)乘法或除法电路实现。采用g(x)除法 电路可以获得系统码。RS(63,57)生成多项式g (x) =a 21 +a 10 x + a 55 x 2 +a 43 x 3 +a 48 x 4 +a 59 x 5 + x 6所以g0=a 21编码原理图CLKFXCLK RST ENL DATAJN0.5CLKFX券CLK 券RST 系一EN端口介绍输入端输出端DATA_IN数据输入端DATA_OUT数据输出端CLK, CLKFX 时钟信号NUM计数显示（测试使用）RST清零信号EN使
2、能端经典的编码除法电路（X）有限域乘社I有限域也法改进后的连续编码原理图时钟CLK与CLKFX满足下列关系:CLKFXMC、ML、RD、HL为控制信号。上图按照同步组件所在时钟域 分为两部分，分别同步于时钟CLK和CLKFX;从功能分可分为编 码、组码、串行输出3部分。控制信号时序图CUCQFTENHLOMC1MLRIli m编码工作过程1、假定初始时MC为高(MC=1),寄存器D2清零，寄存器D1为工 作寄存器;当前一组最后一个信息元进入寄存器，MC变低，D1 清零，D2为工作寄存器，下一时钟上升沿校验元锁存到锁存器, 第2组信息元进入编码器时工作寄存器状态为0,编码器正常工 作。2、信息元
3、一方面进入编码器，另一方面进入串/并变换器，当校 验元锁存到锁存器后，下一个时钟周期，锁存器中的校验元与串 /并变换器中的信息元并入到数据合并寄存器，组成一个码字, 并置位码字有效信号RD3、同步器检测异步信号RD上升沿，置位锁存(Latch)信号,CLKFX下一个时钟上升沿将数据合并寄存器内码字并入并/串 变换器，在时钟CLKFX驱动下，输出码字本设计将传统的寄存器D结构改为MD单元，其结构如下图所MC同步器结构图RDCLKFXCLKFX 一njn_n_TLTLn RD轶出编码内部结构軸出MD模块常系数乘法器LKH 15 ：H锁存器十*444U444总倉：萤3豊匸誉書&P=q r R RD
4、同步器.r T亍舁订驚礬汴舁愛騎畀捕狎数据合并翳鹽社纯键弟鹽辭农鯉汀舄GO并行进入串行输出ttHHn!nnnnn加法器t-叽乂卜十*控制模块，产生MC、ML、RD、HL控制信号gT T T T T T T T T T T T T T T T T T T串行进入并行输出T T T T T T T T T T T T T T T T T T TTi -1W召 BMHH；is b 可可可 ITTTTTT tttt ttit titt t ；：! hffHHfHHfHffffh二、译码译码原理图DECODE1 DATA_.IN0.S：DATA_OUT0.CLKNUM0.E：RSTERRORO.S：EN
5、DETECTCODE_STARTirnst端口介绍输入端输出端DATA_IN数据输入端DATA_OUT数据输出端CLK时钟信号NUM计数显示RST清零信号ERROR错误值EN使能端DETECT错误位置提示CODE_START 帧搜索模块*输出端后三个端口供测试使一直搜索输入数据流，如检测用到帧则送出窄脉冲code_start信号译码结构框图C (x)译码内部结构只是起到延时 个周期的作直接调用的缓 存器模块选通幵关，当检测到错误时，幵 关打幵，使错i吴值和缓存器相应 位墨的数据相加使能模块，利用二选一选择器来切 换CLK信号，达到使能效果译码整体的信号控制模块*匀知謝拜怕Wb总口匸ab总口匸a
6、*系统工作流程据进入译码器时，一路进入缓存器FIFO中，另一路进入译码器的检错纠错部分。伴随式需要消耗63个时钟周期，RIBM需要消耗6个时钟周期之后处于空闲状态。DATAJNFIFO126个时钟周期伴随式63个时钟周期RIBMRIBM空闲钱搜索&FORNEYDATAOUT1、译码系统之前会有一个帧检测模块，系统开始运行后，帧搜 索模块一直搜索输入数据流，如检测到帧头，则送出窄脉冲 code_start信号，该模块仍监视输入信号。2、若接收到code_start信号，控制模块中计数器开始计数，并 且伴随式计算模块将6个寄存器全部清零，准备计算新的码组的 伴随式。同时FIFO_WRITE信号置1
7、作为FIFO的写使能信 号。伴随式的值计算需要63个周期，经过62个时钟后，信号 控制模块送出窄脉S_LOAD信号，RIBM模块检测到S_LOAD 信号后会在第63个时钟周期将伴随式的值载入RIBM模块。3、RIBM模块在收到S_LOAD信号后，将伴随式模块的6个 伴随式并行装载入，经过6个时钟周期后，错误位置多项式、错 误值多项式均处理完毕，控制信号输出窄脉冲CF_SC信号，也 就是在再经过的第7个周期，RIBM模块中的7个锁存器会将错 误位置多项式、错误值多项式值锁存，之后该模块进入空闲状态。4、控制模块将在第124个周期输出窄脉冲CF_LOAD信号，当 钱搜索&Forney模块接收到该信
8、号后将在第125个时钟周期将 RIBM锁存的错误位置多项式和错误值多项式的系数载入。经过 第126个周期的计算，钱搜索&Forney模块会在第1个周期输出 值。5、控制模块将在第126个周期使FIFO_READ信号置 1即 使缓存器读使能信号置 1这样缓存器FIFO也将在第1个周 期输出值。这样就使钱搜索&Forney模块和缓存器同步输出值。 当检测到错误时，DETECT信号输出高电平信号，使错误值通过 选择器输出，并与FIFO中对应位置的数据相加，进而完成纠错 功能。*code_start有两条路线，一条作为信号控制模块的输入，另一 条作为伴随式模块的输入。code_start当作为信号控制
9、模块的输入有效时，所起到的效果是 使缓存器FIFO写使能有效；当作为伴随式模块输入时，起到的效果是伴随式模块中的6个 寄存器清零。控制信号时序图I_I伴随式原理图图2.3伴随式计算原理图常系数伽罗华域乘法器寄存器，有置初值功能常系数()伽罗华域乘法器:伴随式计算需要63个时钟周期RIBM原理图及内部结构CONTROL心）il21-LPEGSI-221-L7iPEIPE I21-L21-LPEIPEGSI-221-Lpei2i.l心）(3PEI21PE I2t+LPE IPEI31(MC(j)A/C(r)5（心厂-n护叶）MC(/)图3-7控制单元11-1图3-6 PEI计算单元图1、运算开始之
10、前先进行数据的初始化,PE0到PE5寄存器更新数据为计算出的伴随式S1到S6,PE6到PE8寄存器更新数据为0, PE9寄存器更新为1。2、经过6个周期，PE0到PE2输出错误值多项式3 (x)系数，PE3到PE6输出错误位置入(x)多项式系数。并将这些系数锁存 起来。系数锁存RIBM计算模块幵始蚤入初值1幵始置入初值0幵始置入初值 S1-S61 lr钱搜索&Forney寄存器FORNEY加法器任意系数伽罗华域乘法器常系数乘法器-Ma.a；：a:a：；!：判断是否为 零，作为选择 器的选通开关4444二选一选择器求逆。枚举每一个伽 罗华域元素的逆:S：!：!： :;S：S：峥斗/钱搜索i产；鳥
11、：r.-!h:1.,-I(:结果仿真假设输入全零，接收到的第一帧数据中第1个，第12个，第22 个发生错误，错误值为1,2,3。第二帧数据中，第72个，第82 个，第92个发生错误，错误值为4,5,6。译码输出时，由图可看出，所有错误可以检测到并纠正。ESTCLKNUMCOIlE-STARTIIATA_INIlATAjZllfTDETECTEJOR1o a a na a n:125XX 1 X 2 x 3 X 4 X 5 x 6 X 7 X 8 X 9 X 10 X H X 12 X 13 X 14 X 15 X 16 X H X 18 X 19 X 2)X21 X 22 X 23nt0X I : 0 :2 X0:3 X一1(0(0ESTCH：NUMCOIIE_STAJLTIiATA_IffiiATA_oirrDETECTEM10KFTCLKS NUMCODE.START0 HATA_INEN0 iiatajjlitDETECT0 ERRDF；ESTcn:|+j NUMCODE_STAJLTH DATA_I1TENQ DATAjZlirrDETECTH EJtRORinX116 X11TX118X119X120X121 X
