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1、枷 QLU眠命期、WBSSKStfswsRTI9il【舉】 仪廿【gggj】000寸ICN驱床根H 破蚤蜚聲耳曇009茁恶TT專盅器廿專益衆009茁怅養 常薑聖專益氓000寸岚isS 绘】 同ffiZWB 嬰 SIncnOIAICl【09】60寸寸寸 d)Ks Dassw】800(810)81-102 si)Jfr】爵世tf【常i sing昭忙 SOEQ sin 1.18sisss sin i sin 启.比噩氷fcgffl抑只*眠比噩 SOEQ s Bs】领域的需求，并涌现出很多适用于不同场合的新品种。功率DMOS器件有高输入 阻抗、极低的驱动功率、高速开关能力以及低噪声等优点，成为目前应用
2、最为普遍 的功率器件。从各个方面的反映发现，功率器件的静态参数表现相当稳定，而在真正应用过程中 却注重动态参数，但是后者的失效比例比前者高得多，其对应的失效背景也极其复 杂和多变。随着现在电路系统中感性负载的增加，动态过程中UIS(Unclamped Inductive Sw itching)的要求对于功率DMOS系统应用来说变得尤为重要。因此， 抵抗UIS失效能力是衡量功率器件可靠性的重要指标之一。而改善UIS能力也一 跃成为当前DMOS设计和制造的重要任务之一。2功率DMOSUIS测试方法在行业中能常常听到单脉冲最大雪崩能量值(EAS,maximum energy of avalanche
3、 in single pulse)或重复脉冲最大雪崩能量值(EAR,maximum energy of avalanche in repetitive pulse)两个词，EAS 和 EAR 是评价功率 DMOS 抗 UIS失效能力的方式。EAS或EAR越大，则器件的抗雪崩能力越高，即可靠性越 高。从最初以单脉冲最大雪崩能量值用来衡量UIS的能力，直到现在随着器件开 关的频率越来越高甚至高达GHz，造成相邻两次开关间隔时间大幅度缩短，使得 用EAR比用EAS来评价UIS更有意义。当器件的结温无法通过开关的时间间隔下 降时，最终使得其多次累积后结温不断增大引起开关崩溃，在如此恶劣的现状下必 须采
4、用重复脉冲最大雪崩能量值来衡量器件的UIS能力。从上述描述不难看出多 脉冲测试的雪崩能量值EAR要小于单脉冲测试的雪崩能量值EAS。图1是最基本的UIS测试电路简图，V G是一个10 V的脉冲电压，I AS是测试用 雪崩电流，一般定义为器件的额定电流，V DD是驱动电压，用以调节I AS的上 升速率，L是电感器，用以维持测试器件(DUT )关断瞬间电路中的电流I AS，初 始的L应设置得较小。当V G处于波峰10 V时，作为DUT的DMOS管导通，此时电路中的电流即为 外加的I AS。随着V G的下降，DUT关断，同时I AS停止供电，此时电感器L 开始放电，以维持电路中的瞬间电流不变，大小仍
5、等于I AS，于是得到了 DUT在 关断状态下受到I AS冲击的效果。如图1所示，在I AS回复初始状态前，如果漏 极电压能保持不变，则在这个测试条件下该DUT的雪崩能力是良好的。图1 UIS测试电路简图而其对应的基本雪崩能量公式即：公式中L为测试感性负载大小，不同的设备采用的方式不同，有些使用固定电感 扫描电流，而有些设备采用固定电流扫描电感的方式测量，不管哪种方式最终测试 的管芯都是fail的，也就是无法继续使用了。3 UIS的失效机理功率DMOS的UIS失效按照常规主要可分成两类：一个是电流变大引起的失效， 另一个是温度升高造成的失效。电流变大引起的失效主要是由于流过器件的电流超 过一定
6、数量从而开启了功率DMOS中的寄生三极管，使得器件损伤。温度升高造 成的失效主要因为器件中PN结温迅速上升超过了材料所能承受的温度，而这种失 效较多见于EAR的测试中，也就是前一次测试的PN结温并未下降至理想值，后 一次测试所引起的升温已经开始，连续多次叠加后导致失效，第二种暂时不在本次 讨论的范围内。针对第一种电流变大引起的失效加以详细说明。当进行EAS测试时，gate端零时 DMOS的沟道消失，电流只能从源区下的P-body区流到源极接触，因此会在P- body区产生一个电压降，当该电压降大于N+源/P-bod y结的正向导通压降时， N+、P-body和N-外延层构成的寄生三极管开启，如
7、图2所示。寄生三极管的开 启进一步放大雪崩电流，最终因一次次放大电流而失效，这就是最为常见的电流变 大引起的失效。图2功率DMOS的寄生三极管及雪崩电流示意图通常DMOS会采取各种工艺手段来防止寄生三极管开启，当然也可以通过设计端 的手段来从根源处避免这种失效。4某款功率VDMOS产品的UIS改善方案在线部分产品存在UIS能力较低的情况，但是客户提出更高的UIS需求时，这些 产品无法满足客户的应用要求。针对上述产品的弊端分别从电击穿和热击穿两方面 着手，改善抗UIS能力，于是提出了如下几个改善方案。4.1减小P-body区寄生电阻R b通过增加N+源区下方的P型掺杂，使P-body区寄生电阻R
8、 b降低，避免寄生三 极管的开启，进而提高UIS能力。Christopher Kocon等人提出通过优化“注入 阻挡层”的厚度来提高UIS能力，其器件结构如图3所示。可在设计VDMOS工 艺流程时，通过大剂量的P型元素的注入，来完成在N+源区下方形成一个高浓度 的硼掺杂区的任务。这种工艺下，该注入与Poly共同完成非沟道区域的自对准注 入，在免去一层光罩的情况下使得注入区域不在沟道内。在进行UIS测试的过程 中，注入阻挡层越薄，其UIS能力就越好。图3具有注入隔离层结构的VDMOS4.2 改变雪崩电流路径Jun Zeng等人提出一种具有分裂阱结构的功率VDMOS，利用光刻胶和Poly的 配合，
9、使P-body区中部出现一个“凹形”区，如图4所示。由于雪崩击穿时“凹形”区中心的电场密集，场强最大，最终使得雪崩电流从原来P-body拐角的 位置流过直接转变至从“凹形”区中心的位置流通，使得寄生三极管无法开启。参 考其他实验室制备的该器件结构，其UIS能力比常规结构提高了约50%，但R DSON同比也提高了 15%。图4分裂阱结构的功率VDMOS还有一种改变雪崩电流路径的方法是常用于LV VDMOS器件上的浅槽结构，见图 5。在不改变P-body区域的前提下，利用孔后腐蚀Si表面的方式也同样形成类似 的“凹形”区结构，同样能改变雪崩电流路径，避免寄生三极管开启。随着浅槽深 度的增加，雪崩能
10、量会有大幅增加，但伴随而来的其击穿电压会有所下降，这是我 们不想看到的。由其他实验室提供的数据表明，在设计60 V的功率VDMOS时， 取得优化的槽深为1.3pm,其雪崩耐量比传统型器件有144%的提高。图5分段的槽型体接触功率VDMOS4.3 增强器件的散热能力为防止发生热击穿，可通过增大器件面积，调整Cell Pitch大小和元胞密度、优化 接触设计等措施来增强热耗散，同时也需要降低器件加工过程中由工艺和封装带来 的局部缺陷，以此来提高器件的均匀散热能力，改善UIS能力。图6传统平面栅功率VDMOS与分段槽型体接触功率VDMOS的电流路径 从以上3种方案不难看出，针对电击穿的改善主要是避免
11、寄生三极管的开启，其 针对性比较明显，而热击穿的改善方案需要协调设计工艺封装等各个方面，涉及面 较为广泛，短时间内不易实施，故最终选择通过改善电击穿的方式来改善UIS能 力。5 改善方案验证我们针对多个电击穿改善方案进行了如下确认。5.1减小P-body区寄生电阻R b该产品原流程中已经存在大剂量的P型注入(1x1015 cm-2)，无法通过增加注入 或者注入剂量来提高UIS，同时方案中还提到“注入阻挡层越薄，其UIS能力就越 好”，经确认其对应注入前阻挡层采用的是SiN，有降低其厚度的可能性，故针对 SiN的厚度进行拉偏验证，结果如下。图7 I AS和E AS与SiN厚度对比（相邻SiN厚度
12、条件相差20nm） 单脉冲雪崩能量为：图8中I AS的平方与UIS能力成正比，当SiN厚度降至条件5之后I AS能提供 提高的幅度明显下降，并趋于稳定，也就是UIS能力趋于稳定。图8 I AS与SiN对比图（相邻SiN厚度条件相差20 nm）图9 V TH与SiN厚度对比（相邻SiN厚度条件相差20 nm）但是V TH随着SiN厚度的下降而上升，这是由注入的横向效应引起的，随着P 型注入深度的增加，注入引起的横向效应使得进入沟道的P型元素增加，对沟道 长度有一定影响。5.2 改变雪崩电流路径的方案选择（1）利用光刻胶和Poly的配合，使P-body区中部出现一个“凹形”区的方案 有一定可行性，
13、但是P-body结构改变对这个工艺的baseline会发生重大变化， 同时也会增加光刻层次，故不安排进行实验验证。（2 ）利用孔后腐蚀Si表面的方式形成类似“凹形”区结构的方案可进行进一步确 认，只需要在孔腐蚀完成后增加一步Si腐蚀即可，在线LV VDMOS工艺有采用 类似结构，由于孔的位置不仅在Cell区，同时Poly上也存在部分孔，故在相同结 构的HV VDMOS平台上安排了一个简单的Poly上孔后的模拟实验，主要分片方 案如表1所示，在不同厚度Poly的孔腐蚀后增加不同深度的Si Loss（硅损失）拉偏。 表 1 Si Loss（硅损失）分片条件步骤 Lot D 1 2 3 4 5 6
14、7 Poly 600 nm Y Y Y Y 700 nm Y Y Y 孑腐蚀（Si Loss）0 nm Y 350 nm Y 400 nm Y 450 nm Y Y 500 nm Y 550 nm Y由于在线控制波动形成如下结果，见表2。表2不同孔腐蚀后各个位置上的孔深度多晶硅上的孔（多晶硅残留）Cell上的孔NSD结深中心边缘中心边缘中心边缘1# 0.418(0.21) 0.471(0.183) 0.35 0.31 0.35 0.34 2# 0.503(0.125) 0.514(0.127) 0.34 0.40 0.34 0.31 3# 0.561(0.074) 0.543(0.085) 0
15、.43 0.44 0.33 0.32 5# 0.633(0.088) 0.637(0.104) 0.55 0.57 0.36 0.38 6# 0.669(0.086) 0.704(0.063) 0.56 0.62 0.43 0.39 7# 0.079(0.56) 0.078(0.53) 0.13 0.12 0.40 0.42从数据上来看，首先要保证Cell上的孔深度大于NSD的结深，其次需要兼顾 Poly厚度以及Poly上孔完成后Poly残留的厚度，针对目前一些采用600 nm Poly的工艺平台，在不对工艺baseline进行调节的情况下有一定风险，特别是腐 蚀后Poly的残留量。图10 Poly上的Si腐蚀按照如上方案确认降低SiN厚度是本次改善UIS能力的最佳方案，结合产品V TH 窗口和UIS能力的变化，选择图8中条件5的SiN厚度作为最后的优化条件。优 化前后数据对比见图11、12、13、14。图11优化前后BV DSS的变化对个别产品经过一定时间的监控，经长期可靠性验证 HTRB(High TemperatureReverse Bias)后BV DSS结果没有差异，满足要求，见图15。图12优化前后R DON的变化图13优化前后V TH的变化图14优化前后V FSD的变化图15 HTRB BV DSS监控对比6结论功率器件的品种越来越多，应
