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1、实验三 七段数码管倒计时效果一、实验目的和要求1、了解倒计时控制原理2、了解模块化设计方法3、掌握数字系统设计的方法4、通过仿真器观察输入输出波形，并能在FPGA开发板上实现七段数码管倒计时控制系统二、实验仪器1、计算机2、FPGA 实验开发板三、实验内容 （包括必要的步骤、原理，如状态图等）七段数码管倒计时程序代码：初始化9:out=7bllll_011;default:out=0;endcaseendassign sel=0; 控制四个并排的四个七段数码管哪一个亮endmodule 创建新的项目：File-New Project选择器件属性 创建源文件：Project-New Source
2、-Verilog Module输入交通灯程序代码(上图所示)设计综合：使用ISE自带的综合工具XST检查程序是否有误调试仿真一波形仿真 创建测试矢量波形文件： Project-New Source-Test Bench Waveform 初始化输入波形 启动 ModelSim 进行行为仿真设计实现 启动设计实现： Implement Design 可以在布局规划器(Floorplanner)中查看设计布局：Place &Route-View/Edit Placed Design(Floorplanner) 下载调试将Verilog程序完成的电路配置到芯片里，并让芯片运行，观察并调试结果四：实验
3、结果(说明实验的结果显示，最好包括波形和文字的)jjjjjefFc-juL*-fl iiiE-ltFS ,站曲用曲S - SST WilF -0 ia Ijh嗣舸.時a ggSj erai-Hrwl& ii ifliy 诫 afla? dJlFl 轴31俘讨 cduR Jlvl fcLP nrt. nnrk). input elk llpUt irt.Mitpit MrELk* rw| n*ELQ; nr siml 刖w. aLriifjArpmdfi ulk、 ba|；in, , if IcstbitgiTi ccuis-i-O： nivclcd ;(fri )h biqin u duxA
4、If Clfl t T Lt 時111 N cmu ChQ indndliElfh Eh-iJTT TfcllLUiHE Tisr Cnx-lir-tLfiii pLUmniaffl Isjlmsl Mai jffifirhM ElrdfraMirif ITdljJj 淨IFinWtliJLI； 3 &Miirii.H-| TjI O cwiB- 丁鬲6 |聋1齡nohme * mop, mtb w jrrw fjhd npduL-idLip ap ILH, Krfj Xllj.l uw Mi 叮m MltpuE |si： 0 MJt Mlhpjh SSlL ;阳幣Citfliral . aL
5、ra/z4:Li fc4|；Ul,t!：Kjir-?!hi i i :i_:i:ith izKrij-rhii iij.tiM； ?ic-ji=7bi id I ini.:-.:.: 4：Mrt7*bllLDLUL; SliWtTbLDLl-Cai . eiEt-TfaLDLl.UL; 1：HJ1?-Tbl I I G.nn ; BimrtsTbLlLl.ni . iDut-TbLlLl.UL; Etaru! : inD;ndU31Lri hL!;Jlliliiii - Fiajaai VkvjjCMor - Ci IiliKi.llxi.dkJ|bliTdiripliijJiipl - LdiflplarJlLJunEftiBf AppUxftLon khgest T*firiFtL ENj. Ally w dTfit File.：冋匹匚 Fi Ffcx fIhidaMsU jahHiAM !*jg dft JUG FISj*: jC 1A sifaL*.Lfi 44 C.L iAu3 K * 14W9 O：)1 -住Ti -環- wddfli Kl._ * lit b 15:33四、小结（对实验的心得，以及在试验中碰到的问题，你是如何解决这个问题的）娄水锋08电信本
