专用集成电路复习

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1、专用集成电路复习专用集成电路复习2010-07-21 16:01发表系统分类：模拟技术自定义分类：默认 标签：反相器电源电压乘法器静态功耗扇出专用集成电路复习CH1 引论1 数字电路的性能评价：成本、功能、稳定性、性能和能耗。2 集成电路的成本：固定成本：研发、生产、市场、基础建设 可变成本：芯片成本、芯片测试成本、封装成本3 成本与芯片面积之间的关系：芯片成本与面积的四次方成正比4 反相器的再生性：再生性保证一个受干扰的型号在通过若干个 逻辑级后逐渐收敛回到额定电平中的一个。再生性条件为：一个门的 VTC 应当具有一个增益绝对 值大于 1 的过渡区，该过渡区以两个合法的区域为界，合法区域的增

2、 益应当小于1。这样的一个门具有两个稳定的工作点。这就清楚地定义 了构成合法区域和过渡区边界的Vih和Vil电平。5 传播延时 tp= （tpLH+tpHL ） /2振荡周期 T=2*tp*N6深亚微米数字IC设计面临的挑战微观：超高速电路设计、内部互联、噪声串扰、可靠性和可制造 性、功耗、时钟分布宏观：面市时间、百万门电路设计、高层抽象IP复用、可预测 性CH3 器件1 扩散与漂移扩散：载流子从浓度高的区域向浓度低的区域移动，电子（n -p） 空穴（p-n）漂移：电荷在耗尽区边界形成方向n-p的电场，使电子从p-n移动，空穴（n-p ）2 结电容与偏压的定性关系：1）高度非线性关系；2 ）电

3、容随反向偏置的增加而减小，5V偏压使电容降低2倍以上。3）Cj = CjO / （1- Vd / $0）m, m为梯度系数，对于突变结是1/2， 对于线性或梯度结是1 / 3。3 MOS的阈值电压：沟道发生强反型时的Vgs值称为阈值电压。Vt = $ms -2$f - Qb/Cox - Qss/Cox- Qi/CoxVt 与几个因素有关：栅和沉底之间的功函数差、氧化层厚度、费 米电势、沟道和栅氧层表面被俘获的杂志电荷，以及为调整阈值所注 入的离子剂量。4深亚微米MOS的非理想特性（亚阈值电流、速度饱和响应） 亚阈值电流：当电压低于阈值电压时，MOS管已经部分导通，这 现象称之为亚阈值特性。亚阈

4、值电流偏离了假设的MOS开关理想特 性，动态电路依靠电荷在电容上的存储，因此它的工作可以因亚阈值 漏电而收到严重影响。速度饱和效应：沟道电场到达临界值时，载流子的速度将由于 散射而趋于饱和，使得晶体管电流与控制电压关系不再是平方，变成线性关系。5长沟道器件与短沟道器件的I/V特性：长沟道：电阻区，晶体管的特性像个电压控制的电阻；饱和区， 像电压控制的电流源Id与Vgs成平方关系。短沟道：短沟道即使是非常小的Ids，由于速度饱和使得器件达到 饱和。高电压时电流驱动能力明显下降。Id与Vgs曲线中，短沟的线 性关系十分明显。PMOS 的短沟道影响没有 NMOS 大，因为空穴的迁移率比电子 小。6

5、MOS的等效电阻特性1）电阻反比与器件的宽长比。晶体管的宽度加倍时将使电阻减半。2 ）当VddVt+Vdsat/2时，电阻实际上将于电源电压无关。当 提高电源电压时，由于沟长调制效应使电阻的改善很小。3 ） 一点电源电压接近Vt,电阻会急剧增加。7 MOS动态特性各种情况下的电容 本征电容：MOS结构电容：Cgso二Cgdo二CoW沟道电容： Cgcs Cgcd Cgcb截止 0 0 Cox*W*Leff线性 Cox*W*Leff/2 Cox*W*Leff/2 0饱和 Cox*W*Leff*2/3 0 0结电容（源漏反偏PN结耗尽区）：Cdiff = Cbottom+Csw 额外电容：互连线及

6、负载CH4 互连1 互连线寄生效应对芯片的影响 导线引起电容、电阻和电感等寄生参数效应，影响有：1）增加传播延时，引起性能下降。2）影响能耗和功率分布。3）引起额外的噪声来源，从而影响电路的可靠性。2 减小互连电阻的方法：先进工艺、互连材料、增加互连层。3互连Elmore延时时间（描述不清，看懂） 树形RC链Tdi=（Ck*Rik 无分支的RC链Tdi=（2）Ci*（2）Rii1）导线的延时是长度的二次函数；2）分布rc线延时是集总RC模型预测延时的一半，集总模型代表 了延时计算的保守估计。4 导线电容经验规则：1）rc延迟只在Tprc近似或超过驱动门的Tpgate才考虑；2）rc 延时只是在

7、导线输入信号的上升（下降）时间小于导线的上 升（下降）时间RC时才予以考虑，即Trise RC。5 趋肤效应 高频电流趋向导体的表面流动，使导体电阻随频率提高而增加。 趋肤效应是对较宽导线才有的问题。采用良导体会使趋肤效应在较低 频率时就发生。CH5 CMOS反相器1静态CMOS反相器的重要特性：1）电压摆幅等于电源电压，噪声容限大。2）逻辑电平与器件的相对尺寸无关，无比逻辑。3）低输出阻抗，对噪声和干扰不敏感。4）极高输入阻抗。稳态输入电流几乎为0。5）没有静态功耗。2 反相器开关阈值与器件尺寸的特性关系：当 Vdd 较大时，Vm - rVdd / （1 + r） , r = VsatpWp

8、 / VsatnWn 表面开关阈值取决于比值r，他是PMOS管和NMOS管相对驱动 强度的比。开关阈值Vm定义为Vin二Vout的点，一般希望V m二Vdd/2。1）Vm对于器件比值变化相对来说不敏感。2）改变Wp和Wn比值的使VTC的过渡区平移。增加PMOS宽 度，Vm向Vdd偏移，反之想gnd移动。输入干扰严重时可以通过提 高反相器的阈值来得到一个正确的响应。3 噪声容限NMh=Vdd-Vih NMl=Vil4低工作电压下反相器的VTC特性优点 1 ）反相器在过渡区的增益实际上随电源电压的降低而增大。2）反相器在电源电压接近构成它的晶体管阈值电压时仍然能够很 好的工作。缺点 1）减少电源电

9、压虽然会减少能耗，但是会增大门延时。2）dc特性对器件参数（如Vt）的变化变得敏感。3）降低电压意味着减少信号摆幅，虽可减少内部噪声，但对外部 噪声更加敏感。5 反相器器件尺寸比例与延时的关系通常设计中 PMOS 管较宽，以使它的电阻与下拉 NMOS 匹配。 如果对称性和噪声容限不是主要考虑因素，可能通过减小PMOS的宽 度来加快反相器的速度。反相器的本征延时 tp0 与尺寸无关，值取决于工艺及反相器的版 图。6 反相器链的优化设计方法 反相器的延时只取决于他的外部负载电容与输入电容的比值，称为等效扇出f二Cext/Cg。对于N个反相器串联，第N个反相器延时表 达式：tpj二tpO*(1+fj

10、/r)。最优情况(Cgj + 1 / Cgj = Cgj /Cgj-1)是每个反相器的尺寸都相 对与它前面的反相器尺寸放大相同的倍数f，这样每个反相器都有相同 的等效扇出(fi = f),因此有相同的延时。f = n V(Cl / Cg1)= n V(F)tp = N*tp0*(1+ n V(F)/ r)F代表电路的总等效扇出。r=0 时，最优解 f=e=2.71828r=1时，最优解f=3.6，通常选择最优扇出为4.7 理解功耗的三个来源：动态功耗、短路功耗、静态功耗动态功耗：充放电电容引起(Pdyn = CI*Vdd*Vdd*fO-1)1) 改变器件尺寸并降低电源电压是减小一个逻辑电路能耗

11、的非常 有效的方法。2) 在最优值之外过多的加大晶体管尺寸会付出较大的能量带价。3) 考虑能量时的最优尺寸系数小于考虑性能时的最优尺寸系数。短路功耗：输入型号不为无穷大的斜率造成了开关过程中 Vdd 和 GND之间在短时间内出现一条直流通路，此时NMOS和PMOS同时 导通。(Pdp二tsc*Vdd*Ipeak*f二Csc*Vdd*Vdd*f)短路电流功耗可 以通过使输入和输出型号的上升下降时间匹配来达到最小。静态功耗：(Pstat=Istat*Vdd)总会有泄露电流流过位于晶体管 源(或漏)与衬底之间的反相偏置二极管结，再温度较高时明显。泄露电流的一个越来越突出的来源是晶体管的亚阈值电流。降

12、低 电路电压，亚阈值电压的选择代表了在性能和静态功耗之间的权衡取 舍。综合考虑：Ptott = Pdyn + Pdp + PstatCH6 组合电路 1动态电路和静态电路 静态电路：静态电路中，每一时刻每个门的输出通过一个低阻路 径连到Vdd或者Vss上，同时在任何时刻该们的输出即为该电路实现 的布尔函数值。动态电路：依赖于把型号值暂时存放在高阻抗电路节点的电容上， 动态电路的优点是所形成的门比较简单且别较快，但它的设计和工作 比较复杂，并且由于对噪声敏感程度的增加而容易失败。2为何PDN由NMOS器件构成，PUN由PMOS器件构成？NMOS管产生“强零”，PMOS管产生“强1”。NMOS可以

13、将 输出下拉至GND，而PMOS只能将输出拉低至Vtp。同样，PMOS 可以将输出充电至Vdd，而NMOS器件最多将输出充电至Vdd-Vtn。3 CMOS电路特性1）全摆幅，搞噪声容限2）无比电路3）低输出阻抗4）高输入阻抗5）静态功耗极小4 Fan-i n和延时的关系 随着扇入的增加，采用互补逻辑的两大问题。1）晶体管数目很多增加了该门的总电容，门的有低至高延时将随 扇入数线性增加。2 ）在门的PUN或PDN中晶体管的串联会使门进一步减慢。门的 由高至低延时应是扇入的二次函数。3）扇入大于或等于4时门将变得太慢，因此必须避免。5高fan-in时提高组合逻辑性能的设计方法。1）调整晶体管尺寸：

14、加大晶体管尺寸，可以降低串联器件的电阻 和减小时间常数，但会产生较大的寄生电容，会增加传播延时，还会 对前级产生较大负载。因此只有当负载以扇出为主时放大尺寸才有作 用。2）逐级增加晶体管的尺寸：实际版图较难实现。3）重新安排输入，把关键路径上的晶体管靠近门的输出端可以提 高速度。4）重组逻辑结构，延时和扇入呈平方关系5）降低电压摆幅6）级联优化X逻辑路径的优化设计P186例题G = 1*5/3*5/3*1 = 25/9H = GFB=25/9*5*1=125/9h = H 开四次方=1.93二flgl二f2g2=f3g3二f4g4f2=b/a f3=c/b f4=5/c解得 a = 1.16

15、b=1.34 c=2.606 降低翻转概率的设计方法1）逻辑重组，可以降低功耗；2）输入排序，推迟输入具有较高翻转概率的信号；3）分时复用资源4）通过均衡信号路径来减少毛刺。7有比逻辑：使用无条件负载替代PUN，输出端的电压摆幅及门 的总体功能取决于NMOS和PMOS的尺寸比。优点是晶体管数据明 显减少，伪 NMOS 的一个主要缺点是当输出为低时，存在 Vdd 和 GND的直流通路。8 传输管逻辑及其改进方法输出管逻辑：允许原始输入驱动栅端和源漏端来减少实现逻辑锁 需要的晶体管数目。优点：使用较少的晶体管实现给定的功能，也有降低电容的额外 优点。缺点：传输o有效，上拉至vdd性能很惨。输出只能到Vdd-Vtn传输关的输出端不能驱动另一个门的栅端口，以免多次阈值损失。稳定有效的传输管设计：1）电平恢复，只有在传输高电平时有效。2）多种阈值晶体管，使用 o 阈值的 NMOS 传输管可以消除大部 分阈值损失。缺点是依然会有亚阈值电流。3 ）传送门逻辑，最广泛，NMOS传递强逻辑0弱逻辑1, PMOS 传递强逻辑1和弱逻辑0。解决了阈值损害的问