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1、实验一 组合逻辑电路的设计一、 实验目的1、掌握组合逻辑电路的设计和测试方法。2、掌握半加器、全加器的逻辑功能。3、通过功能验证锻炼解决实际问题的能力。二、 实验主要仪器设备1、万用表2、集成芯片：74LS00、74LS08三、 实验原理1、设计组合逻辑电路的一般步骤：设计要求逻辑状态表逻辑表达式简化逻辑表达式逻辑图。通常，设计组合逻辑电路按下述步骤进行。其流程图如。（1）列真值表。设计的要求一般是用文字来描述的。设计者很难由文字描述的逻辑命题直接写出逻辑函数表达式。由于真值表在四种逻辑函数表示方法中，表示逻辑功能最为直观，故设计的第一步为列真值表。首先，对命题的因果关系进行分析，“因”为输入
2、，“果”为输出，即“因”为逻辑变量，“果”为逻辑函数。其次，对逻辑变量赋值，即用逻辑0和逻辑1分别表示两种不同状态。最后，对命题的逻辑关系进行分析，确定有几个输入，几个输出，按逻辑关系列出真值表。（2）由真值表写出逻辑函数表达式。（3）对逻辑函数进行化简。若由真值表写出的逻辑函数表达式不最简，应利用公式法或卡诺图法进行逻辑函数化简，得出最简式。如果对所用器件有要求，还需将最简式转换成相应的形式。（4）按最简式画出逻辑电路图。设计要求真值表卡诺图逻辑表达式简化的逻辑表达式逻辑图图3.4.1 组合逻辑电路设计流程图2、用74LS00和74LS86组成半加器电路。要求按设计要求步骤进行，直到测试电路
3、逻辑功能符合设计要求为止。3、用74LS00和74LS86组成全加器电路。要求按设计要求步骤进行，直到测试电路逻辑功能符合设计要求为止。四、 预习要求1、复习组合逻辑电路的设计方法。2、熟悉本实验所用各种集成电路的型号及引脚号。3、根据实验内容所给定的设计命题要求，按设计步骤写出真值表、输出函数表达式并按指定逻辑写出表达式。4、根据实验要求画出标有集成电路的型号及引脚号的逻辑电路图。五、 实验内容及步骤1、 半加器的设计可以选择与非门74LS00以及与非门74LS00结合异或门74LS86两种方法设计半加器电路，连接电路，测试输入、输出端的逻辑状态，填入下表。表3-1一位半加器的真值表输入输出
4、BiAiSiCi0000011010101101Si=AiBi Ci=AiBi2、 全加器设计选择74LS00和异或门74LS86设计一个全加器电路，连接电路，测试输入、输出端的逻辑状态，填入下表一位全加器有三个输入、两个输出。“进位入”Ci-1指的是低位的进位输出，“进位出”Ci即是本位的进位输出。表3-2一位全加器的真值表输入输出Ci-1BiAiSiCi0000000110010100110110010101011100111111根据表3-2便可写出逻辑函数表达式：Si=（AiBi）Ci-1Ci=AiBi+AiCi-1+BiCi-1=Ai(Bi+Ci-1)+BiCi-12 用三-八译码器
5、74LS138组装全加器根据所设计的电路接线，按照全加器真值表验证设计的正确性，分析实验中出现的问题及解决的方法并将实验测试结果记录在自拟的表格中。a 逻辑表达式Si=Ci=AiBi+AiCi-1+BiCi-1=AiBi+AiCi-1+BiCi-1+AiBiCi-1=b 芯片74LS138（三-八译码器）1片74LS20（双4输入与非门） 1片c 电路图如图3-3所示3-3用74LS138组装全加器电路图六、思考与问答1 组合逻辑设计的要点是什么？2 用门电路和中规模集成电路实现逻辑函数有什么不同？3 两个4位全加器是否可以组成一只8位加法器？若可以，如何连接？4实验中可否用一片74138实现
6、一位全加器？六、 注意事项1、 检查试验台和相关设备是否供电正常；2、 检查试验所用到的电线是否完好无损；3、 切记断电接线，通电试验，断电拆线；4、 完成后要关设备电源，整理试验台。七、 实验报告要求1、列写实验任务的设计过程，画出设计的逻辑电路图，并注明所用集成电路的引脚号。2、拟定记录测量结果的表格。 3、总结用小规模数字集成电路设计组合电路的方法。实验二 集成触发器及其应用一、实验目的1掌握基本RS、JK、D和T触发器的逻辑功能。2掌握集成触发器的使用方法和逻辑功能的测试方法。3熟悉触发器之间的相互转换方法。二、实验原理触发器是构成时序逻辑电路的基本逻辑单元。它有“0”和“1”两个稳定
7、状态，只有在触发信号的作用下，才能从原来的稳定状态翻转为新的稳定状态。因此。触发器是一种具有记忆功能的电路，可作为二进制存储单元使用。触发器种类很多，按其功能可分为基本RS触发器、JK触发器和D触发器等，按电路的触发方式又可分为电平触发器和边沿触发器等。 基本RS触发器是各种触发器中最基本的组成部分，它能储存一位二进制信息，但有一定约束条件。如图14.1所示，用与非门组成的基本RS触发器的R、S不能同时为“0”，否则当R、S端的“0”电平同时撤消后，触发器的状态不定。因此R = S = 0的情况不允许出现。 边沿触发型JK触发器和D触发器抗干扰性能好，应用广泛。图14.2所示为JK触发器和D触
8、发器的逻辑符号。图中RD是直接置“0”端，SD是直接置“1”端，当RD或SD 加“0”信号时，触发器状态不受时钟脉冲CP及控制输入端状态的影响。 图14.2 边沿触发的 JK触发器和D触发器符号 SD J CP K RD Q Q （a）Q Q SD D CP RD（b） 在RD = SD =1时，触发器输出的状态取决于输入的状态，但触发器翻转的时间受时钟脉冲CP的控制。若CP端有小圆圈，则表示该触发器在CP脉冲的下降沿翻转，若CP端没有小圆圈，则表示该触发器在CP脉冲的上升沿翻转。若JK和D有两个以上的输入端时，则各输入端子间是“与”的关系。表14.1所示为基本RS、JK、D触发器的状态表。Q
9、QG1G2SDRD SD RD QQ （a） （b） 图14.1 基本RS触发器的组成和符号三、实验仪器和设备174LS00集成与非门 1片 274LS112双JK触发器 1片374LS74双D触发器 1片4数字万用表 1台5数字实验箱 1台6双踪示波器 1台7函数发生器 1台表14.1触发器逻辑符号RDSDQn+10 1 01 0 11 1 Qn0 0 不定逻辑状态表基本RS触发器 SD RD QQJK触发器 SD RD QQJKCQn+1JK0 1 01 0 11 1 Qn0 0 QnD触发器 SD RD QQCDQn+1D0 01 1四、预习要求1复习基本RS、JK、D和T触发器的逻辑功
10、能。2熟悉集成与非门74LS00、JK触发器74LS112和D触发器74LS74的管脚功能。3触发器有多个输入端时，对不使用的输入端应如何处理？4如何使JK触发器和D触发器清零？5复习触发器之间的转换。五、实验内容及步骤1由基本与非门组成的基本RS触发器逻辑功能测试按图14.1（a），用74LS00的两个与非门组成一个基本RS触发器。输入端R、S接实验机逻辑开关，输出端接电平显示（发光二极管）。改变输入状态，按表14.2的要求测试，并将结果记入表14.2。表14.2功能11011001010100012JK触发器逻辑功能测试选用74LS112双JK触发器，其管脚排列如图14.3所示。1Q1Q2
11、Q2Q161514131211101J地2K12345671CP1Rd1KUCC2CP2Rd2J74LS73图14.3 74LS112的管脚排列892Sd1Sd（1）清除功能测试将JK触发器的J、K、CP端悬空，按表14.3中所示端的状态，用万用表测试、端的电位，并转换成逻辑状态填入表14.3中。表14.3CPJK触发器状态01（2）逻辑功能测试从CP端输入单脉冲，按表14.4所示，改变J、K的状态，测试其逻辑功能，并将结果记入表14.4中。表14.4JKQnQn+1功能0001010110011101将JK触发器接成计数状态（即J = K = 1），给CP端加连续脉冲（连续脉冲对外接电容47
12、0F），Q接发光二极管以观察触发器输出状态的变化。连续脉冲的外接电容改为4.7F，J、K仍为“1”，用示波器观察CP、Q的波形，并记录下来。分析触发器的状态更新是否发生在CP脉冲的下降沿。3D触发器逻辑功能测试选用74LS74双D触发器，其管脚排列如图14.4所示。1Q2Q2Q141312111098UCC2Rd2D2CK2Sd12345671D1Rd1CK1Sd1Q地74LS74图14.4 74LS74的管脚排列（1） 预置、清除功能测试触发器D、CP端开路，按表14.5中所示、端的状态，用万用表测试、端的电位，并转换成逻辑状态填入表14.5中。表14.5DCP触发器状态0110（2）逻辑功能测试将触发器先置为“1”态（利用预置端置“1”），使CP为“0”，然后使D为“0”，观察触发器是否翻转为“0”。D仍为“0”，给CP加一个脉冲，用万
