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1、实验 11 锁相环倍频器121180166 琛实验目的1 学习数字锁相环集成电路，锁相环倍频器的基础知识。2 根据数字锁相环 74HC/HCT4046 的数据手册，分析、设计数字锁相环倍频器，学习根据集成电路数据手册分析、设计电路的的一般方法。二、实验器材双踪示波器、方波信号发生器、数字万用表、CD4046、74LS47。三、实验预习、研究、思考题1 锁相环锁定与失锁的标志是什么？如何用示波器来判断？ 答：锁定的标志是输出信号和输入信号频率相同，仅有相位的不同。 用示波器判断，可以调节输入电压，若输出信号与输入信号相位差不 变化，频率一致，即两信号相对稳定，则完成锁相。2 锁相环的锁定围主要由
2、哪些因素决定？答：由CD4046技术手册可知，期锁定围由R1、R2、C1三个主要参 数决定。具体值要看这三个参数的关系图。其中，C1、R1决定中心 频率，R2、C1决定最低频率，R1、R2决定最高频率和最低频率比值。3 CD4046有两个相位比较器，有何区别？ 74HC4046有3个相位比较器，有何区别？答：对于CD4046,两个相位比较器分别为异或相位比较器(NOR) 即PC1，其相位锁定围为0180；相位频率比较器(PFD ), 即PC2，其相位锁定围为-360一360。其中PC1比较容易锁定，但 是要求输入信号50%占空比，或者是波形较好小信号。若条件达到尽 可能用PC1，否则使用PC2
3、已达到稳定的锁相。一般多用PC2,比较 容易满足条件。对于74HC4046,除去CD4046已有的两个触发器外，还有第三个 触发器JK触发相位比较器(JK)，即PC3,其相位锁定围是0360。 选择方式与CD4046类似。4 试推导有一个零点的二阶系统的单位阶跃响应的时域表达式和超 调量的表达式。答：对于有一个零点的二阶系统，其H(s)= aSP ，其中a=2Z3,S2 + as + bb=32,这是一个冲激响应。其对应阶跃响应为G (s)= as + b * 1。S2 + as + b s对其进行拉普拉斯逆变换可知,由于表达式过于复杂，故使用 matlab 进行拉普拉斯逆变换可得，g (t)
4、 =1 - (cosh(t*(a2/4 一 b)(1)一 (a*sinh(t*(a2/4 - b)“(1/2)/(2*(a”2/4 - b)(1/2)/exp(a*t)/2) f l = iLipLace fas+b)/ (syl-ais2+b*si)fl =1 - (cosh(tt(a2/ - (a#5Lrih(t*(a2/4 - b)1/2)；/轨4 - b：1 (l/2i)/exp(a*tJ/2j 其超调量表达式为。=y 5)-y心)。同样，使用matlab, Tp=y (s)log(2*b)/(2*b + a*(a2 - 4*b)(1 - a)/2/4 - b)(1/2)(另一解 为负
5、数不符合实际舍去)再代入即可求解。=y (tp)-y (s) = y (tp)-i = y(t)一1。但由于 matlab y( s)1p功能有限，带入无法求出精确数值解。其中，我们根据拉普拉斯变换性质，可知 y (s) = limit s T 0sG(s) = 1。5电容C2应如何选取？ C2的不同取值，对实际电路的动态特性有何 影响？答：C2是低通滤波电路中的接地电阻。应该先由对系统的动态特性, 即快速性和准确性，确定时间常数t1、t2,再求R3、R4、C2的参 数。对于此低通滤波器，K (s)=上=T2*s +1 ，其中t1=R3C2,fVd (T + t2) s +1t 2=R4C2
6、。系统固有频率 3 =: KpKo ,n N (t 1 +t2)丄*1 + KpK 2/N = (t 2 +亠),前者为系统固有频率，后者为2 t 1 +t 22 KpKon阻尼系数。快速性与准确性不可兼得，再由t1+t2= KpKo ,N 2nt2= 2n( t 1 +t 2)-1根据对于系统的需求选取参数，确定C2。KpKo / N同时，为了使得系统有适当的阻抗，可以让C280F。若其他条件一定，C2上升，则3下降，快速性增大，准确度n下降。若C2下降，则3n上升,g下降，可知上升。则此时过渡时 间增大，快速性下降，准确性升高。1压控振荡器特性的测量。提供VCO输入端05V可变输入电压，
7、测量不同电压下VCO输岀端的输岀频率。绘制f一V曲线特性图。 在本实验中，要求锁定频率为 10500KHz。经过试验，选取 R1=10KQ, R2=2MQ, C1=80pF,约为 10500KHZ。其中 4 为输岀端，5、8 接地，6、7 通过 C1 相连，11、12 通过 R1、R2 接地，16 接 Vcc。数据图：（Y轴单位：105Hz X轴单位: 0.5V）分析：对于本实验来说的压控振荡器，f与v在1。5V一4.5V之间 线性拟合较好，在v4.5V时虽然线性拟合度不高，但仍然 是f随着v上升而上升，仍可认为处于锁相状态。其中频率下限误差在 9%，上线误差在0.6%，上限拟合较好，而下限
8、较差。如果将C改为88口 F左右时，也许下限会拟合较好。2 基本锁相环锁定与跟踪的观察。将锁相环接成基本的 闭环频率反馈系统。将函数发生器 PULSE 输出的方波加到锁相环的输入端，当方波信号 频率f等于VCO中心频率时，锁相环处于锁定状态，此时通过双踪示 波器可以看到，输入信号 vi 与 VCO 的输出信号频率相等，二者仅存 在固定的相位差。当缓缓改变输入信号频率时，VCO的输岀频率也跟 着改变，锁相环处于跟踪状态；当输入信号频率超过一定围时，VCO 波形稳定变为不稳定，锁相环进入失锁状态。电路图：1/4门其中3、4直接相连，5、8接地，6、7通过C1相连,11、12通过R1、:fR2 接地
9、，9、13 分别通过 R3、C2、R4 进行滤波。原理图波形图：锁定围：10500KHZ取 f=250kHz、400KHz、490KHz 时的波形进行分析。其输入波形 与输岀波形At分别为400ns、440ns和440ns,而在我选取的示波器 坐标下，40ns为最小单位。可以认为这40ns为误差。忽略这一误差 值，那么几种不同频率下At值一样。事实上，这个差值为系统的传 输延迟时间，一般应该保持不变。在本实验中，理论上锁相环应该上限能达到500KHZ，但是在实 验中，当取 f=500KHZ 时，示波器上无法岀现稳定的锁相环图像，这 说明此时已经失锁。所以才取 490KHZ 时候的波形进行分析。
10、同时， 对于10KHZ时候我也做了图，但是与后三组数据相比，此时示波器上能显示岀的最短时间为1 us,若认为其是此时输入输岀信号相位差, 则不够准确，且从数量级上与后三组一致，可认为此时 t也是在 440ns 左右。3 倍频电路设计并实现数字锁相环，实现输入频率1 0500HKHz ，输岀频率是输入频率的 1/4.A11CHfl. I电路图囱厂Jy工作原理图其中3、4之间接分频器,5、8接地，6、7通过C1相连,11、12通过R1、R2接地，9、13分别通过R3、C2、R4进行滤波。其中倍频器原理图与连线图1D- 2CLR2D-1PR-2CLK-次&GND-2Q分频器采用 74LS74 的两个 D 触发器构成的两个二分频器级联构成四 分频器。其中 3 为信号输入端，12 为信号输出端。锁定频率：f从2.27Hz125.6KHZ波形图：数据分析：从数据可以看出，当系统处于稳定状态时，锁定围基本恰为原始锁定频率四分之一(9.1KHZ503KHZ ),说明系统工作稳定。
