《移位寄存器71669.doc》由会员分享，可在线阅读，更多相关《移位寄存器71669.doc（5页珍藏版）》请在金锄头文库上搜索。
1、实验课程：EDA实验实验地点：第五实验室实验时间：2012/11/12班级：通信103班学号：102193姓名：杨险峰多功能寄存器一、实验目的1、巩固时序电路设计方法。2、熟练掌握ISE软件进行FPGA开发的过程以及实验箱的使用方法。3、掌握使用VHDL创建测试文件的方法。二、设计要求1、设计并实现一个串/并进、串出移位寄存器。2、输入时钟信号接时钟电路的相应输出，串行数据输入、复位等控制信号接拨码开关或按键，输出信号发光二极管。三、实验原理串/并进、串出移位寄存器在TTL手册中是74166芯片，其功能图如图所示。其中 ：AH：8位并行数据输入端CLRN：异步清零端SER：串行数据输入端CLK
2、：同步时钟输入端CLKIH：时钟信号禁示端STLD：移位/装载控制端QH：串行数据输出端 图8-1 功能图通过查询74166的真值表可知：CLK=0时，输出为0；CLKIH=1时，不管时钟如何变化，输出不变化。STLD=1时，移位状态，在时钟上升沿时刻，向右移一位，SER串入的数据移入Q。STLD=0时，加载状态，8位输入数据装到Q0Q7寄存器。四、实验步骤1、启动ISE集成开发环境，创建工程并输入设计源文件。2、对设计进行时序仿真，分析设计的正确性。3、锁定引脚，完成设计实现过程。并在实验箱上连线，利用iMPACT进行程序下载。4、在实验箱上验证多功能寄存器的功能，观察并记录实验结果。五、实
3、验报告实验代码：library IEEE;use IEEE.STD_LOGIC_1164.all;entity shifter is port( clr : in STD_LOGIC; clk : in STD_LOGIC; ser : in STD_LOGIC; clkih : in STD_LOGIC; stld : in STD_LOGIC; din : in STD_LOGIC_VECTOR(0 to 7); qh : out STD_LOGIC );end shifter;architecture rtl of shifter issignal reg: STD_LOGIC_VECT
4、OR(0 to 7);beginprocess (clk,clr)beginif clr=1 thenreg(7)=0;elsif clkevent and clk=1 thenif clkih=0 thenif stld=1 thenreg=din;elsereg= ser & reg(0 to 6);end if;end if;end if;end process;qh clr, clk = clk, ser = ser, clkih = clkih, stld = stld, din = din, qh = qh ); - Stimulus process stim_proc:clk=
5、not clk after 20 ns;clr= not clr after 80 ns;clkih= not clkih after 250 ns;ser= not ser after 60 ns;stld= not stld after 190 ns;END;基准波形：引脚适配：NET din0 LOC = B4;NET din1 LOC = A4;NET din2 LOC = D5;NET din3 LOC = C5;NET din4 LOC = A6;NET din5 LOC = B6;NET din6 LOC = E7;NET din7 LOC = F7;NET clk LOC = D7;NET clr LOC = C7;NET clkih LOC = F8;NET ser LOC = C15;NET stld LOC = B16;NET clk CLOCK_DEDICATED_ROUTE = FALSE; 表1：可编程器件、拨码开关的关系：VHDL端口名称FPGA引脚号拨码开关序号ClkD7时钟信号ClrC7Sw16serC15Sw15stldB16Sw14Din (7)F7接相应开关Din（6）E7Din（5）B6Din（4）A6Din（3）C5Din（2）D5Din（1）A4Din（0）B41
