静态时序分析综述报告

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1、静态时序分析综述报告孙声震1 静态时序分析静态时序分析（STA）就是套用特定的时序模型（Timing Model）,针对特定 电路分析其是否违反设计者给定的时序限制（Timi ng Con strai nt ）。11 背景仿真技术是 ASIC 设计过程中应用最多的验证手段，然而，现在的单片集成系 统设计正在将仿真时间推向无法容忍的极限。在最后的门级仿真阶段，针对的是 几十乃至几百万门的电路，对仿真器第一位的要求是速度和容量，因此，性能（仿 真速度）和容量（能够仿真的设计规模）是验证中的关键因素。传统上采用逻辑仿真器验证功能时序，即在验证功能的同时验证时序，它以 逻辑模拟方式运行，需要输入向量作

2、为激励。随着规模增大，所需要的向量数量 以指数增长，验证所需时间占到整个设计周期的 50%，而最大的问题是难以保证 足够的覆盖率。鉴于此，这种方法已经越来越少地用于时序验证，取而代之的是 静态时序分析技术。12 分类静态时序分析 以分析的方式区分，可分为Path-Based及Block-Based两种。图1如图 1 所示，为 Path-Based 这种分析方式。信号从 A 点及 B 点输入，经过 中间的逻辑单元，从Y端输出。套用的Timing Model标示在各逻辑器件上，对 于所有输入端到输出端都可以找到相对应的延迟时间。而使用者给定的 TimingConstraint 为：1. 信号A到达

3、电路输入端的时间点为2 (AT=2, AT为Arrival Time )。2. 信号B到达电路输入端的时间点为5 (AT=5)。3. 信号必须在时间点10之前到达输出端Y (RT=10, RT为Required Time)。针对P1及P2两条路径(Path)来做分析。P1的起始点为A,信号到达时间点 为 2。经过第1 个逻辑器件之后,由于有2 单位的延迟时间,所以信号到达这个 器件输出的时间点为4 (2+2)。依此类推，信号经由P1到达输出Y的时间点为7(2+2+3)。在和上述第三项Timing Constraint比对之后，我们可以得知对P1这 个路径而言,时序( T i m i n g )

4、是满足使用者要求的。按照同样的方式可以得到信号经由路径 B 到达输出 Y 的时间点为 11 (5+1+3+2)，照样和上述第三项Timing Constraint比对，我们可以得知对P2这 个路径而言， Timing 是不满足使用者要求的。对图2的设计而言，总共有6个信号路径。对于采用Path-Based分析方式的STA软件来说，它会对这6个信号路径作逐一的分析，然后记录下结果。AT=9RI=8图2如所示，Block-Based的分析方式的时序信息(Timinglnformation)的储存不 再是以路径为单位，而是以电路节点为单位。由Timing Constraint我们仅能得知 A节点的A

5、T为2，B节点的AT为5以及Y节点的RT为10。Block-Based的分析 方式会找出每个节点的AT和RT，然后比对这两个数值。当RT的值大于AT时表 示信号比Timing Constrain中要求的时间还早到达，如此则Timing是满足的，反 之则不满足。2 静态时序分析21 基本原理静态时序分析技术是一种穷尽分析方法，用以衡量电路性能。它提取整个电 路的所有时序路径，通过计算信号在路径上的延迟传播找出违背时序约束的错 误，主要是检查建立时间和保持时间是否满足要求，而它们又分别通过对最大路 径延迟和最小路径延迟的分析得到。静态时序分析的方法不依赖于激励，且可以 穷尽所有路径，运行速度很快，

6、占用内存很少。它完全克服了动态时序验证的缺 陷，适合进行超大规模的片上系统电路的验证，可以节省多达 20%的设计时间。 因此，静态时序分析器在功能和性能上满足了全片分析的目的。支持片上系统设 计，即它为快速满足设计时序要求取得了突破，能提供百万门级设计所要求的性 能，并在一个合理的时间内分析设计，而且它带有先进的时序分析技术和可视化 的特性，用于全芯片验证。静态时序分析的优点显而易见，主要是：能够详尽地覆盖时序路径；不需要测试向量； 执行速度快； 能够为时序冲突生成全面的报告； 能够完成使用仿真所不能实现的复杂分析，例如 min/max 分析、组合环检测、自动地检测并消除无效路径；当然，如上所

7、述的静态时序分析的优点并不意味着 STA 能够完全替代动态仿真， 静态验证工具与动态验证工具必须协同存在。一个主要的原因是STA不能验证一 个设计的功能，而且某些设计风格并不是很适合静态的方法。例如，一个设计的 异步部分可能要求使用动态仿真，当然，任何混合信号的部分更是如此。面介绍重点介绍静态时序分析的原理。OperatingBlock IVIodels.Gdte-lsval Net listBack-an notated Pa res it gDarar Estim-ated Wire Lod Models丁初増老C廡;”5Baun-dary CenditionsDaa-cripticns

8、o1 ClacksConditionsTimirkg ExceptionsCell LibraryLibrcoy图3我们从图三中可以看到，要了解静态时序分析，我们必须了解构成静态时序分析的四个组成部分：Design Data、Interconnect Data、Library Data 和 TimingConstraints。2.1.1 Design Data在 Design Data 中，我们知道，一般在 Design Compiler 做完综合之后，便能 得到Gate-level Netlist,这时，我们在做静态时序分析的时候，可以利用已经产 生的 Gate-level Netlist。

9、2.1.2 Library Data在Library Data中，静态时序分析所需要的时序模型就放在cell library中。 这些必要的时序信息是以 Timing Arc 的方式呈现在标准组件库中。Timing Arc 定义逻辑器件的任意两个端点之间的时序关系。 它分为 Combinational Timing Arc、 Setup Timing Arc、 Hold Timing Arc、 Edge Timing Arc、 Preset and Clear Timing Arc、 Recovery Timing Arc、 Removal Timing Arc、 Three State En

10、able & Disable Timing Arc、Width Timing Arc。其中，Combinational Timing Arc、 Edge Timing Arc、 Preset and Clear Timing Arc 和 Three State Enable & Disable Timing Arc 定义时序的延时，其它各项则定义了时序的检查。Combinational Timing Arc 是最基本的 Timing Arc。如图 4, CombinationalTim ing Arc 的 Sense 分为三种，分另U是:in ver ting, non-i nverting

11、以及 non-un ate。图 4 ： Combinational Timing Arc 分类 从这个图中我们看到,当特定输入和特定的输出信号的变化相同时, Timing Arc 为non-inverting sense；当特定输入和特定的输出信号的变化相反时，Timing Arc 为inverting sense；而当特定的输出无法由特定的输入决定时，Timing Arc为non-unate。其它的 Timing Arc 还包括:Setup Timing Arc :定义组件所需的 Setup Time ；Hold Timing Arc :定义组件所需的 Hold Time ； 在此，引入一个

12、 setup time 和 hold time 的概念图 5： Setup time & Hold time如图5所示，setup廿me就是指触发器在时钟沿到来前，其数据输入端的数据必须保持不变的时间；Hold廿me就是指触发器在时钟沿到来后，其数据输入端的 数据必须保持不变的时间。Edge Timing Arc：定义组件Clock Active Edge到数据输出的延迟时间，如图6；图6Preset and Clear Timing Arc :定义组件清除信号（Preset 或 Clear）发生后,数据被清除的速度，如图 7；图7Recovery Timing Arc：定义组件Clock A

13、ctive Edge之前，清除信号不准启动的时间，如图 8；CLR图8Removal Timing Arc:定义序向组件Clock Active Edge之后，清除信号不准启动的时间，如图 9；图9Three State Enable & Disable Timing Arc:定义 Tri-State 组件致能信号（Enable）到输出的延迟时间，如图 10；图 10Width Timing Arc :定义信号需维持稳定的最短时间，如图11；图 11以上我们只提出了 Timing Arc 包括的一些项目，而没有量化的说明。以 Combinational Timing Arc 为例，信号从输入到

14、输出的延迟时间可以描述成以输入 的转换时间（Transition Time）和输出的负载为变量的函数。描述的方式可以是线性的方式，也可以是时序表格的形式。2.1.3 Interconnect Data在一个电路中，逻辑器件和逻辑器件之间的连线的延时，我们一般是不考虑 的，但是随着系统频率的提高，在互连线上的延时越来越不可忽视。连线延迟依 照布局与布线（P&R）前后有不同的考虑。在布局与绕线前，组件在芯片中摆放 的位置尚未确定，所以连线延迟是一个预估值。而在布局与布线之后，连线延迟 则是根据实际布线计算出来的。对布局与布线之前的连线延迟，通常是用Wireload Model来预估。Wireloa

15、d Model根据芯片面积的预估大小及连线的驱动 组件数目（Fan-out）的多少来决定连线的电阻和电容值，STA软件则利用这些电 阻电容值计算出连线延迟。在布局与布线之后，可以利用电阻电容萃取软件将布 线图形转换成实际的电阻电容电路，然后贴回（Back-annotate）STA软件计算连 线延迟。2.1.4 Timing ConstructionsTiming Constructions 是由设计者设定的，用来检验设计电路时序的准则。 其中最重要的一项就是对clock的描述。Clock规格包含波形、Latency及Uncertainty的定义。波形定义一个Clock的 周期及信号上升缘及下降缘的时间点。Latency定义从Clock来源到组件Clock输 入端的延迟时间。Uncertainty则定义Clock信号到组件Clock输入端可能早到或 晚到的时间。P图 12如图12,左边的触发器在第一个Clock上升缘时会通过Q发出数据，此数据会在 第二个Clock上升缘到来时让右边的触发器收取。要分析右边的触发器能否正确 得到数据就必须知道第一个 Clock 上升缘到达节点 C1 的时间点和第二个上升沿 到达节点C2的时间点。假设在时间点为0的时候，Clock信号由S点出发，经过 一段时间（sourc