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1、电子相关专业面试题集锦 模拟电路1、基尔霍夫定理的内容是什么？（仕兰微电子）流国一个接点的电流必定=流出的2、平板电 容公式（C=eS/4nkd）（未知）3、最基本的如三极管曲线特性。（未知）4、描述反馈电路的概念，列 举他们的应用。（仕兰微电子）5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并 联反馈）；负反馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非 线性失真，有效地扩展放大器的通频带，自动调节作用）（未知）6、放大电路的频率补偿的目的是什么， 有哪些方法？（仕兰微电子）7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法）（未
2、知）8、给出一个差分运放，如何相位补偿，并画补偿后的波特图。（凹凸）9、基本放大电路种类（电 压放大器，电流放大器，互导放大器和互阻放大器），优缺点，特别是广泛采用差分结构的原因）（未知） 10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。（未知）11、画差放的两个输 入管。（凹凸）12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的 运放电路。（仕兰微电子）13、用运算放大器组成一个10倍的放大器。（未知）14、给出一个简单电 路,让你分析输出电压的特性（就是个积分电路），并求输出端某点的rise/fall时间。（Infineon笔试试题） 1
3、5、电阻R和电容C串联，输入电压为R和C之间的电压，输出电压分别为C上电压和R上电压，要 求制这两种电路输入电压的频谱，判断这两种电路何为高通滤波器，何为低通滤波器。当RC数字电路 1、同步电路和异步电路的区别是什么？（仕兰微电子）2、什么是同步逻辑和异步逻辑？（汉王笔试）同 步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系）3、什么是线与逻 辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试）线与逻辑是两个输出信号相连可以实现与的 功能。在硬件上，要用oc门来实现，由于不用oc门可能使灌电流过大，而烧坏逻辑门）同时在输出端 口应加一个上拉电阻）4、什么是Setup和
4、Holdup时间？（汉王笔试）5、setup和holdup时间,区别.（南山之桥）6、解释setup time和hold time的定义和在时钟信号延迟时的变化）（未知）7、解释setup 和hold time violation，画图说明，并说明解决办法。（威盛VIA 2003.11.06上海笔试试题）Setup/hold time是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以 前，数据稳定不变的时间）输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建 立时间-Setup time.如不满足setup time,这个数据就不能被这一时
5、钟打入触发器，只有在下一个时钟上升 沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如 果hold time不够，数据同样不能被打入触发器。建立时间（Setup Time）和保持时间（Hold time）。建 立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保 持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现 metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就 分别被称为建立时间裕量和保持时间裕量。8、说说对数字逻辑中
6、的竞争和冒险的理解，并举例说明竞争 和冒险怎样消除。（仕兰微 电子）9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）在 组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺 叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项， 二是在芯片外部加电容。10、你知道那些常用逻辑电平？ TTL与COMS电平可以直接互连吗？（汉王笔 试）常用逻辑电平：12V，5V，3.3V； TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间， 而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直
7、接互连。TTL接到CMOS需要在输 出端口加一上拉电阻接到5V或者12V。11、如何解决亚稳态。（飞利浦一大唐笔试）亚稳态是指触发 器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输 出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电 平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。12、IC设计中同步复位与异步复位的区别。（南山之桥）13、MOORE与MEELEY状态机的特征。（南 山之桥）14、多时域设计中，如何处理信号跨时域。（南山之桥）15、给了 reg的se
8、tup,hold时间，求中 间组合逻辑的delay范围。（飞利浦一大唐笔试）Delay q,还有clock的delay，写出决定最大时钟的因素，同时给出表达式。（威盛VIA 2003.11.06上海笔试试题）18、说说静态、动态时序模拟的优缺点。（威盛VIA 2003.11.06上海笔试 试题）19、一个四级的Mux，其中第二级信号为关键信号 如何改善timing。（威盛VIA 2003.11.06上海 笔试试题）20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使 得输出依赖于关键路径。（未知）21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器 有
9、几种（区别，优点），全加器等等。（未知）22、卡诺图写出逻辑表达使。（威盛VIA 2003.11.06上 海笔试试题）23、化简 F（A,B,C,D）= m（1,3,4,5,10,11,12,13,14,15）的和。（威盛）24、please show the CMOS inverter schmatic,layout and its cross sectionwith P- well process.Plot its transfer curve （Vout-Vin） And also explain the operation region of PMOS and NMOS for eac
10、h segment of the transfer curve? （威 盛笔试题 circuit design-beijing-03.11.09） 25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain? 26、为什么一个标准的 倒相器中P管的宽长比要比N管的宽长比大？（仕兰微电子）27、用mos管搭出一个二输入与非门。（扬 智电子笔试）28、please draw the transis
11、tor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.（less delay time）。（威盛笔试题 circuit design-beijing-03.11.09） 29、画出 NOT,NAND,NOR 的符号，真值表，还有 transistor level 的电路。（Infineon 笔试）30、画出 CMOS 的图，画出 tow-to-one mux gate。（威盛 VIA 2003.11.06 上海笔试 试题）
12、31、用一个二选一 mux和一个inv实现异或。（飞利浦一大唐笔试）32、画出Y=A*B+C的cmos 电路图。（科广试题）33、用逻辑们和cmos电路实现ab+cd。（飞利浦一大唐笔试）34、画出CMOS 电路的晶体管级电路图，实现Y=A*B+C（D+E）。（仕兰微电子）35、利用4选1实现F（x,y,z）=xz+yz。（未知）36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化 简）。37、 给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。（Infineon笔试） 38、为了实现逻辑（A XOR B） OR
13、（C AND D），请选用以下逻辑中的一种，并说明为什么？ 1） INV 2） AND 3） OR 4） NAND 5） NOR 6） XOR答案：NAND （未知）39、用与非门等设计全加法器。（华为） 40、给出两个门电路让你分析异同。（华为）41、用简单电路实现，当A为输入时，输出B波形为（仕 兰微电子）42、A,B,C,D,E进行投票，多数服从少数，输出是F （也就是如果A,B,C,D,E中1的个数比0 多，那么F输出为1,否则F为0），用与非门实现，输入数目没有限制。（未知）43、用波形表示D 触发器的功能。（扬智电子笔试）44、用传输门和倒向器搭一个边沿触发器。（扬智电子笔试）45
14、、用 逻辑们画出D触发器。（威盛VIA 2003.11.06上海笔试试题）46、画出DFF的结构图，用verilog实现 之。（威盛）47、画出一种CMOS的D锁存器的电路图和版图。（未知）48、D触发器和D锁存器的 区别。（新太硬件面试）49、简述latch和filp-flop的异同。（未知）50、LATCH和DFF的概念和区别。（未知）51、latch与register的区别，为什么现在多用register.行为级描述中latch如何产生的。（南山 之桥）52、用D触发器做个二分颦的电路又问什么是状态图。（华为）53、请画出用D触发器实现2 倍分频的逻辑电路？（汉王笔试）54、怎样用D触发
15、器、与或非门组成二分频电路？（东信笔试）55、 How many flip-flop circuits are needed to divide by 16? （Intel） 16 分频？ 56、用 filp-flop 和 logic-gate 设 计一个1位加法器，输入carryin和current-stage，输出carryout和next-stage.（未知）57、用D触发 器做个4进制的计数。（华为）58、实现N位Johnson Counter,N=5（南山之桥）59、用你熟悉的设 计方式设计一个可预置初值的7进制循环计数器，15进制的呢？（仕兰微电子）60、数字电路设计当然 必问Ve
16、rilog/VHDL，如设计计数器。（未知）61、BLOCKING NONBLOCKING赋值的区别。（南山之 桥）62、写异步 D 触发器的 verilog module。（扬智电子笔试）module dff8（clk , reset, d, q）; input clk; input reset; input 7:0 d; output 7:0 q; reg 7:0 q; always （posedge clk or posedge reset） if（reset） q = 0;else q = d; endmodule 63、用 D 触发器实现 2 倍分频的 Verilog 描述？（汉王笔试）module div
