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1、安徽农业大学经济技术学院EDA实验报告学号：姓名：班级：实验一 原理图输入法设计1位全加器 一、实验目的熟悉利用Quartus的原理图输入方法设计简单组合电路，并通过一个1位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。二、实验内容 1位全加器电路图三、实验步骤 1、建立工作库文件夹full_a，以便设计项目的存储。2、打开Quartus，选择FileNew命令。在New窗口中的 Design Files中选择设计文件类型为Block Diagram/Schematic File，单击OK后进入Quartus图形编辑窗，进行原理图绘制。3、文件存盘。选择FileSa
2、ve As命令，找到已建立文件夹进行保存，并将原理图文件进行命名*.bdf格式。4、建立工程项目。选择FileNew Project Wizard命令，根据向导建立工程。5、编译综合。打开ProcessingStart Compilation命令，启动全程编译。6、建立波形文件。选择FileNew选项，在New窗口中的Verification/Debugging Files中选择Vector Waveform File，单击OK按钮。设置仿真输入信号，存盘。7、仿真测试。打开Processingstart simulation开始仿真并分析结果。 四、实验结果五、结果分析输入输出CIAIBIS
3、ICO0000001110010100010110010101011100111111六、实验心得通过这次实验让我学会了很多，而且在课上老师得到老师很多的帮助，这也让我对Quartus软件有了很大的认识，虽然在课上学习的时间很少但是只要自己注意一些细节，总会得到一些小小的提升，然而这样一点点的积累总会让我们能成长。实验二 四选一多路选择器的设计一、实验目的1、了解VHDL进行EDA设计的基本步骤；2、学会用Quartus进行仿真。二、实验内容编写VHDL程序描述一个电路，实现以下功能：具有5个输入端口 D0、D1、D2、D3、SEL，D0、D1、D2、D3均为输入端口，位宽为1；SEL为通道选
4、择控制信号端，位宽为2；Y为输出端口，位宽为1。当SEL为“00”时，D0的数据从Y输出，SEL为“01”时，D1的数据从Y输出，SEL为“10”时，D2的数据从Y输出，SEL为“11”时，D3的数据从Y输出。三、实验步骤 1、建立文件夹，以便设计项目的存储。2、打开Quartus，选择FileNew命令。在New窗口中的 Design Files中选择设计文件类型为VHDL File，单击OK后进入Quartus文本编辑窗，根据要求编写VHDL程序。3、文件存盘。选择FileSave As命令，找到已建立文件夹进行保存，并将文本文件进行命名*.vhd格式。4、建立工程项目。选择FileNew
5、 Project Wizard命令，根据向导建立工程。5、编译综合。打开ProcessingStart Compilation命令，启动全程编译。6、建立波形文件。选择FileNew选项，在New窗口中的Verification/Debugging Files中选择Vector Waveform File，单击OK按钮。设置仿真输入信号，存盘。7、仿真测试。打开Processingstart simulation开始仿真并分析结果。三、设计的VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux4 ISPORT(D0,D1,D2,D3
6、:IN STD_LOGIC;SEL:IN STD_LOGIC_VECTOR(1 DOWNTO 0);Q:OUT STD_LOGIC);END mux4;ARCHITECYURE func OF mux4 ISBEGINIF(SEL=”00”)THENQ=D0;IF(SEL=”01”)THENQ=D1;IF(SEL=”10”)THENQ=D2;ELSEQ=D3;END IF;END PROCESS;END func;四、实验结果五、结果分析SELQ00D001D110D211D3六、心得与体会 通过这次实验让我学会了很多，而且在课上老师得到老师很多的帮助，这也让我对Quartus软件有了很大的认
7、识，虽然在课上学习的时间很少但是只要自己注意一些细节，总会得到一些小小的提升，而次让我懂得了四选一路选择器的设计过程，这对我以后的电路设计之路奠定基础。实验三 用七段LED显示8421BCD码的VHDL设计一、 实验目的熟悉Quartus的VHDL文本设计流程，学习七段LED显示BCD码的设计、仿真。二、实验内容下图为译码器逻辑图，其中A、B、C、D接拨号开关，a，b，c，d，f，e，g接数码管显示接口。通过拨号开关改变输入二进制码，则输出数码管上显示相应的数值。译码器真值表数值输入输出ABCDabcdefg0000011111101000101100002001011011013001111
8、11001401000110011501011011011601101011111701111110000810001111111910011111011三、实验步骤 1、建立文件夹，以便设计项目的存储。2、打开Quartus，选择FileNew命令。在New窗口中的 Design Files中选择设计文件类型为VHDL File，单击OK后进入Quartus文本编辑窗，根据要求编写VHDL程序。3、文件存盘。选择FileSave As命令，找到已建立文件夹进行保存，并将文本文件进行命名*.vhd格式。4、建立工程项目。选择FileNew Project Wizard命令，根据向导建立工程。5
9、、编译综合。打开ProcessingStart Compilation命令，启动全程编译。6、建立波形文件。选择FileNew选项，在New窗口中的Verification/Debugging Files中选择Vector Waveform File，单击OK按钮。设置仿真输入信号，存盘。7、仿真测试。打开Processingstart simulation开始仿真并分析结果。 四、设计的VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY seg2 ISPORT(D:IN STD_LOGIC_VECTOR(3 DOWNTO 0); Y:O
10、UT STD_LOGIC_VECTOR(6 DOWNTO 0);END seg2;ARCHITECTURE one OF seg2 ISBEGINPROCESS(D)BEGINIF (D=0000) THEN Y=1111110;ELSIF(D=0001) THEN Y=0110000;ELSIF(D=0010) THEN Y=1101101;ELSIF(D=0011) THEN Y=1111001;ELSIF(D=0100) THEN Y=0110011;ELSIF(D=0101) THEN Y=1011011;ELSIF(D=0110) THEN Y=1011111;ELSIF(D=011
11、1) THEN Y=1110000;ELSIF(D=1000) THEN Y=1111111;ELSIF(D=1001) THEN Y=1111011;ELSEY=0000000;END IF;end process;END one;五、实验结果六、结果分析结果的转换如下：二进制十进制十六进制111111007E0110000130110110126D11110013790110011433101101155B101111165F1110000770111111187F111101197B七、心得与体会 实验告诉我们只有你一丝不苟的对待，才能有正真的体验，你只有认真的写程序才能有发现自己错的地
12、方，才能更好的体会到实验的美丽所在之处，虽然现在我们可能有很多不理解的地方，重要我们抱着好学的态度终有一天我们会意想不到的收获。实验四 十进制计数器的设计一、实验目的进一步熟悉Quartus的VHDL文本设计流程全过程，学习计数器的设计、仿真。二、实验内容编写VHDL程序描述一个电路，实现以下功能：设计带有计数使能、清0控制和进位扩展输出的十进制计数器。具有3个输入端口（CLK、RST、EN）。CLK输入时钟信号；RST起异步复位作用，RST=0，复位；EN是时钟使能,EN=1,允许计数（CLK上升沿计数）。有2个输出端口（CQ和COUT）。CQ的位宽为4，输出计数值，从0到9；COUT是输出
13、进位标志，位宽为1，每当CQ为9时输出一个高电平脉冲。三、实验步骤 1、建立文件夹CNT10B，以便设计项目的存储。2、建立VHDL文件，编写VHDL程序，存盘。3、建立工程文件。4、编译VHDL文件。5、建立波形文件CNT10B.vwf，设置仿真输入信号，存盘。6、进行仿真(仿真时间50)，分析结果。四、设计的VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10B ISPORT(CLK,RST,EN:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT:OUT STD_LOGIC);END CNT10B;ARCHITECTURE behav OF CNT10B IS BEGIN PROCESS(CLK,RST,EN) V
