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1、本科学生设计性实验报告学号姓名 颜洪毅 学院 信息学院 专业、班级 计算机科学与技术实验课程名称数字逻辑与数字系统 教师及职称 王 坤 填报时间云南师范大学教务处编印1234篇二：分频器实验报告 洛阳理工学院篇三：分频器编程实验报告 实验报告 专业：软件工程学号：0121122882开课学期实验姓名：李淦生报告1、实验目的：（1）熟悉 verilog hdl 编程环境；（2）仿真实现模八分频器功能； （3）加深对模八分频计数器的理解 2、实验内容：通过编程，利用 max plus 的编译环境，仿真实现模八分频器功能。 3、仪器设备器材： 计算机 verilog hdl 编程环境4、实验考试步骤
2、：1）画出实例图(2)代码module fenpinqi(in,out,rst,load,clk1,clk2);input 2:0in;input rst,load,clk1;output 2:0out;output clk2; reg 2:0out;reg clk2;always (posedge clk1 or posedge rst or posedge load) begin if(rst=1)beginout=3b000; clk2=0; endelseif(load=1) out=in; else if(out=3b111) begin clk2=clk2; out=3b000;
3、endelseout2:0=out+1; endendmodule5实验结篇四：译码器和分频器实验报告vhdl 硬件描述语言实实验一：十六进制实验二：十分频器设计验报告7段数码显示译码器 姓名：XXX学号：XXX班级：XXXX专业：集成电路工程类实验一：十六进制7段数码显示译码器一实验目的主要是初步学会硬件描述语言训练，即vhdl程序设计。通过利用该语言来实践电路的设 计，掌握设计文件的编译，设计电路的波形仿真分析。二、实验器材quartusii 软件三、实验原理7段数码管是纯组合电路，通常的小规模专用ic,如74或4000系列的器件只能做十进 制 bcd 译码，然而数字系统中的处理和运算都是
4、二进制，所以输出表达都是十六进制的，为 了满足十六进制数的译码显示，最方便的方法就是利用译码程序在fpga/cpld中来实现。本 实验中的7段译码管输出信号led7s的7位分别接数码管的7个段，高位在左，低位在右。四、实验内容完成一个十六进制 7 段数码显示译码器的程序设计，包括编辑、编译、综合、适配、仿 真，引脚及硬件测试，并且将信号引出，在数码管上显示出来。五、实验步骤：1. 打开 quartus ii,选菜单 filenew project wizard,在弹出的new project wizard对话框中选择存入d盘中的hr文件夹中，工程命名为hr， 然后点击下一步，直到后面没有了之后
5、，点击finish。之后按filenew中vhdl file。然后在这个文件中输入程序，程序输入完成后，先保存在hr文件夹中， 然后检测，找到错误改正。2. 程序文件存盘。选择菜单 filesave as, 将此原理图文件存于刚建立的目录d:hr中。3. 绘制一位十进制计数器原理图。选择filenew中vector waveform file 然后在波形图的左边空白地方双击左键两次 , 对话框中选择 node finder在选择list,之后导入到右边，点击ok。之后绘制好电路图，保存在同一个文 件里面。4. 仿真测试。全程编译后，启动仿真器，点击processing|start Simula
6、tion直至出现 simulation was successful，仿真结束。观察仿真结果。时序仿真图六实验过程所出现的问题及其解决通过本次实验，初步掌握了语言的初步设计，收获颇多。但在实验过程中也遇到了许多 的问题，通过自己的独立思考和老师同学的相互讨论对这个实验有了进一步的了解和认识。 在最初建立工程的地方出现了不少问题，因为没有详细阅读教材，导致无法成功建立工程运 行程序，最后认真熟读教材后，解决了问题。通过对错误的分析和解决，让自己更好的掌握 这一软件的基础操作，为下一次试验打下了见识的基础。篇五：八位十进制分频器实验报告重庆交通大学 信息科学与工程学院 综合性实验报告通信工程专业2
7、010 级 2 班8位 16 进制频率及设计设计性数字设计基础现代电子实验中心李艾星2012 年 6 月 18 日姓 名： 赵娅琳 学 号 10950214 班级 实验项目名称 实验项目性质 实验所属课程 实验室（中心） 指导教师 实验完成时间一、课题任务与要求1、验证 8 位 16 进制频率计的程序；2、根据 8 位 16 进制频率计的程序设计 8 位 10 进制频率计；二、设计系统的概述 频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的 频率，通常情况下计算每秒内待测的脉冲个数，此时闸门时间为1 秒，闸门时间也可以大于 或小于1 秒。频率信号易于传输，抗干扰性强
8、，可以获得较好的测量精度。数字频率计的关键组成部分包括一个测频控制信号发生器、一个计数器和一个锁存器， 另外包括脉冲发生器、姨妈驱动电路和显示电路。工作过程：系统正常工作时，脉冲信号发生器输入lhz的标准信号，经过测频控制信号 发生器的处理， 2 分频后即可产生一个脉宽为 1 秒的时钟信号，以此作为计数闸门信号。测 量信号时，将被测信号通过计数器作为时钟。当技术闸门信号高平有效时，计数器开始计数， 并将计数结果送入锁存器中。设置锁存器的好处是现实的数据稳定，不会由于周期的清零信 号而不断闪烁。最后将所存的数值由外部的译码器并在数码管上显示。三、单元电路的设计与分析（重点描述自己设计部分） 1、
9、八位十进制计数顶层模块设计（1）、此模块是元件例化语句将各个元件（测频控制模块、十进制计数模块、测频锁存 器模块）连接形成一个整体，完成最终频率计所期望的功能。（2）、具体程序如下。library ieee;-频率计顶层文件library ieee;use ieee.std_logic_1164.all;entity freqtest is-定义逻辑电路的端口port(clk1hz,fsin:in std_logic;dout:out std_logic_vector(31 downto 0); end freqtest;architecture behv of freqtest is-说明语
10、句port(rst,fx,ena:in std_logic;d:out std_logic_vector(31 downto 0); port(lk:in std_logic;din:in std_logic_vector(31 downto 0); dout:out std_logic_vector(31 downto 0); port (clkk:in std_logic;cnt_en :out std_logic;rst_cnt:out std_logic; load:out std_logic);signal tsten1:std_logic;-信号量定义说明语句signal clr_
11、cnt1:std_logic;signal load1:std_logic;signal dto1:std_logic_vector(31 downto 0);signal carry_out1:std_logic_vector(6 downto 0);begin-功能描述语句u1:ftctrl port map(clkk=>clk1hz,cnt_en=>tsten1,rst_cnt=>clr_cnt1,load=>load1);u2:reg32b port map(lk=>load1,din=>dto1,dout=>dout); u3:cnt10_8
12、 port map(fx=>fsin,rst=>clr_cnt1,ena=>tsten1,d=>dto1); end behv;(3) 、顶层文件的模块图2、测频控制模块(1)、此模块主要是由时钟输入、计数器使能、计数器清零、输出所存构成、其具体的 实现是由一个1 秒的输入信号脉冲计数允许的信号，1 秒计数器结束后，计数值被锁入锁存 器，计数器清零，为下一测频计数周期做好准备。(2)、具体程序如下。library ieee; -测频控制电路use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity
13、 ftctrl is-定义逻辑电路的端口port (clkk:in std_logic; -1hzcnt_en:out std_logic; -计数器时钟使能 rst_cnt:out std_logic; -计数器清零 load:out std_logic);-输出锁存信号 end ftctrl;architecture behav of ftctrl is -说明语句signal div2clk:std_logic;begin-功能描述语句process(clkk)beginif clkkevent and clkk=1 then -1hz 时钟 2 分频div2clk <= not
14、div2clk;end if;end process;process(clkk,div2clk)beginif clkk=0 and div2clk=0 then rst_cnt<=1; -产生计数器清零信号else rst_cnt <=0;end if;end process;load <= not div2clk;cnt_en <= div2clk;end behav;（1）、此模块先设计单个十进制计数模块，再设计八位十进制计数模块，将线设计好的 单个十进制计数模块用元件例化语句构成八进制计数模块，就将可以完成八位十进制计数模 块的设计，这件设计的好处是，减小了程序设计的复杂度，而且层次感强。（2）、主要涉及两个程序如下。
