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1、 凝风网原创 在PCB设计过程中，需要通过设置各种规则，以满足各种信号的阻抗。比如，常用的高速差分线，我们常控的100欧姆，那么到底走多宽的线以及差分线之间的间距到底是多少，才能满足设计要求的100欧姆阻抗呢？本文就对 Allegro 种的基本规则设置做一个详细的讲解。 注：本文是基于 Allegro 15 版本的。对于16版本不适用。 首先需要打开规则管理器，可通过以下三种方式打开：一、点击工具栏上的图标。 二、点击菜单Setup-Constraints 三、在命令栏内输入 cns 并回车 打开的规则管理器如下：在最上面一栏有一个On-line DRC，这是对画板过程中不停检测是否违反规则，
2、并可产生DRC。一般我们都默认开启。可以实时查看产生的 DRC 错误，并加以修正。接下来的 Spacing rule set 是对走线的线间距设置。比如对于时钟线、复位线、及高速查分线。我们可以再这里面加一规则，使其离其它信号线尽可能的远。Physical(lines/vias)rule set 是针对各种物理规则设置，比如线宽，不同信号线的过孔等。例如我们可通过电源网络的设置，使其默认线宽比普通信号走线更粗，已满足走线的载流能力。现针对一个时钟及电源，分别设置间距规则和物理规则。首先筛选网络，对于需要设置线间距规则的网络赋上 Net_Spacing_Type 属性、而对于需要设置线宽规则的网
3、络赋上 Net_Physical_type 。而对于即要线间距和线宽规则约束的网络，可将Net_Spacing_Type 及Net_Physical_type 属性同时赋上。本例针对的时钟网络，只需要对其赋上Net_Spacing_Type ，方法如下：点击菜单 Edit-Properties然后在右侧 Find 一栏中选择 Nets 。如下图所示： 如果你知道PCB上网络名，那么你可以直接在PCB上选择一个网络。假如你并不知道到底哪个网络是时钟，那么你可以选择Find下面的More然后在弹出的对话框中筛选出时钟网络。在上图中，选择一个时钟网络，该网络会自动出现在右边空白栏出，说明该网络已被选
4、中。如下图所示：点击OK，接下来又弹出一个对话框。如下图所示：背面黄色高亮的网络就是所选择的时钟网络。在该对话框中，依次选中 Net_Spacing_Type 。并输入一个名字，当然，这个名字可以随便命，但为了方便记忆，建议命为容易理解的词语，因其为时钟网络，现在对其命名为 “CLK” . OK，这步完成，规则设置就差不多完成一半了。上文已经介绍了如何打开，规则管理器，接下来继续回到规则管理器。在 Spacing rule set 中选择 Set value上图中，Constraint Set Name一栏是现有的规则。Subclass可选择每个走线层，分别对其设置不同的规则。下面的三个按钮分
5、别可添加、复制、删除后面文本框中填入的规则。下面新建一个名为clk的规则。当规则添加成功后，会在Constraint Set Name一栏出现新添加的规则名称。如下图所示。先分别对上图中的各个参数做介绍：Pin to Pin 焊盘到焊盘之间的距离。Line to Pin 走线到焊盘之间的距离。Line to Line 走线到走线之间的距离。Via to Via 过孔到过孔之间的距离。Via to Pin 过孔到走线之间的距离。Via to Line 过来到走线之间的距离。Shape To Pin 铜皮到焊盘之间的距离。在line to line一行将规则设置成20mil，如下图所示：好了，到了这一步基本上完成了80%，最后一步，也是很关键的一步。点击上图中的 Assignment table 对网络进行匹配。进入以下界面：将规则按照上图所示进行匹配。最后验证规则如下：可以看到，匹配的规则已经生效。教程到此为止，如有问题，请访问：http:/ 凝风网原创
