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1、实验四十三 分频电路与 12 归1 电路设计验项目名称：简单逻辑电路设计与仿真 实验项目性质：普通实验所属课程名称：VHDL与集成电路CAD实验计划学时： 2 学时 一 实验目的1. 学习VHDL硬件描述语言描述电路的原理；2学会使用VHDL进行简单的电路设计；3. 掌握VHDL语言调用子程序的方法。二. 实验要求1 复习VHDL相关的章节；2. MAX+PLUS II软件使用向导；3 预习实验内容；4. 用VHDL硬件描述语言进行电路设计。三 实验仪器1PC 机一台2MAX+PLUSI 软件 四 实验内容与步骤1设计一个分频电路已知fp信号源脉冲频率为100Hz，试编写一分频程序，得到一周期
2、为1秒(频率 为1Hz)的脉冲频率，并将之形成元件例化文件，存在现行库是，以便下一个设计调 用。(1) 开机，进入MAX+PLUS I系统。(2) 点击File菜单Project子菜单之Name项，出现Project Name对话框。为当前 的实验选择恰当的路径并创建项目名称(注意MAX+PLUS II不识别中文路径)。( 3)点击 File 菜单之 New 项，出现对话框，选择 Text Editor File 输入方式，文 本编辑窗口(注意界面发生了一定变化)。( 4)点击 File 菜单之 Save as 项，出现对话框，在 File Name 栏中输入文件名， 该文件名要与设计中的En
3、tity所取的名相一致，且文件名的后缀为vhd,如fp.vhd。 至此，就可以在文本编辑框中输入VHDL语言编写的程序了。(5)编译与仿真。vhdl 设计输入参考程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY fp IS PORT(inclk:IN STD_LOGIC;outputf:OUT STD_LOGIC);END fp;ARCHITECTURE arch_fp OF fp ISSIGNAL fp: STD_LOGIC_VECTOR(5 DOWNTO 0);SIGNAL
4、f: STD_LOGIC;BEGINPROCESS(inclk)BEGINIF (inclkEVENT AND inclk=1) THENIF fp=49 THEN fp=000000; f=not f;ELSE fp=fp+1;END IF;END IF;END PROCESS; outputffinclk,outputf=f); PROCESS(f)BEGINIF (rising_edge(f) THENIF (sa=2 and sb=1) THEN sa=0001; sb=0000;ELSEIF sa=9 THEN sa=0000; sb=sb+1;ELSEsa=sa+1;END IF;
5、END IF;END IF;END PROCESS;WITH sa SELECTOutputa = 0110000 when 0001,-11101101 when 0010, -2 1111001 when 0011, -3 0110011 when 0100, -4 1011011 when 0101, -5 1011111 when 0110, -6 1110000 when 0111, -7 1111111 when 1000, -8 1111011 when 1001, -9 1110111 when 1010, -A 0011111 when 1011, -b 1001110 wh
6、en 1100, -C 0111101 when 1101, -d1001111 when 1110, -E1000111 when 1111, -F 1111110 when others; -0WITH sb SELECT outputb=0110000 when 0001,-11101101 when 0010, -21111001 when 0011, -30110011 when 0100, -41011011 when 0101, -51011111 when 0110, -61110000 when 0111, -71111111 when 1000, -81111011 whe
7、n 1001, -9 1110111 when 1010, -A0011111 when 1011, -b1001110 when 1100, -C0111101 when 1101, -d1001111 when 1110, -E1000111 when 1111, -F1111110 when others; -0END arch_twelveto1;（5）设置项目名称与当前文件名相同，点击 File 菜单 Project 子菜单之 save and check项对电路进行保存并编译。（6）仿真验证。五 实验报告 1叙述完成实验中的内容；2总结用VHDL语言进行电路设计的方法；3总结 VHDL 语言描述中元件例化与调用的方法。 六思考题1. 若要设计60分频，在上述分频电路中，应如何修改VHDL源程序？2. 若用VHDL设计一个12归0程序，上述的12归1电路设计源程序应如何修 改？
