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1、一、 Pspice中的任选项设置(OPTIONS)1.作用为了克服电路模拟中可能出现的不收敛问题，同时兼顾电路分析的精度和耗用的计算机时间，并能控制模拟结果输出的内容和格式，Pspice软件提供了众多的任选项供用户选择设置。根据设置内容的不同，可将这些任选项分为两类。一类属于选中型任选项，用户只需选中该任选项，即可使其在模拟分析中起作用，无需赋给具体数值。另一类为赋值型任选项，对这类任选项，系统均提供有内定值。2.任选项的设置方法点击或PSpiceEdit Simulation profile，调出Simulation Setting对话框，选中Options，窗口弹出如下对话框：Analog
2、 Simulation任选项1 基本任选参数（1） RELTOL：设置计算电压和电流时的相对精度。（2） VNTOL：设置计算电压时的精度。（3） ABSTOL：设置计算电流时的精度。（4） CHGTOL：设置计算电荷时的精度。（5） GMIN：电路模拟分析中加于每个支路的最小电导。（6） ITLI：在DC分析和偏置点计算时以随机方式进行迭代次数上限。（7） ITL2：在DC分析和偏置点计算时根据以往情况选择初值进行的迭代次数上限。（8） ITL4：瞬态分析中任一点的迭代次数上限，注意，在SPICE程序中有ITL3任选项，Pspice软件中则未采用ITL3。（9） TNOM：确定电路模拟分析时
3、采用的温度默认值。（10） use GMIN stepping to improve convergence：在出现不收敛的情况时，按一定方式改变GMIN参数值，以解决不收敛的问题。收敛性问题快速解决办法目前最最快速的办法，就是用16.0以上的版本，有自动收敛功能，能解决至少95%以上的收敛性问题。但对于原理，还是要需要了解下面一些知识。在做开关电源仿真时，经常会遇到收敛性的问题。我也在其中遇到各种各样的收敛性问题，根据我的经验和前辈的传授，下面我对这个问题进行一个说明。如果在仿真时遇到收敛性问题，快速解决办法如下：设置.OPTION设置里的一些选项。_ ABSTOL = 0.01 (Defa
4、ult=1p)_ VNTOL = 10 (Default=1)_ GMIN = 0.1n (Default=1p)_ RELTOL = 0.05 (Default=0.001)_ ITL4 = 500 (Default=10)这些设置可以解决大多收敛性问题，当然如果电路中的错误，它是解决不了的。如果模型不够精确，上面的设置需要实时调整才能得到想要的结果。开关仿真中速度与精度的权衡开关仿真就是仿真时有很多重复的周期性的上升下降信号的仿真，比如开关电源的仿真。在这种仿真中，需要丢弃一些仿真时间点，不然仿真将会非常慢。而尽管如此，开关电源的仿真还是非常慢。这种仿真中，pspice的时间步长会在一个很
5、大的步长范围内波动。这个波动范围主要由一些设置限定，比如RELTOL,ABSTOL,VNTOL等。因为它是线性迭代算法，为了在信号的上升沿和下降沿得到限定精度范围内的值，在沿处理时，它需要提高步长细度，否则难以得到限定的仿真精度。因为一般可信的仿真精度是不可能有太大的误差的。为解决这种问题，通常可以通过设置TRTOL=25(DEFAULT 7),和TMAX，将时间步长限定在开关周期的1/10到1/100之间。这样做基本可以提高一倍的仿真速度。当然精度应该在可接受范围内。收敛性问题在进行DC和瞬态仿真时，SPICE会先给每一个节点假定一个初始值，然后通过误差范围内的数次迭代，最终得到一个误差范围
6、内的结果，这个迭代次数也是有限定的，通过ITL来限定。如果在限定的迭代次数内没能得到误差范围内的结果，那么仿真器会产生收敛性的问题。在DC分析时会出现如“No convergencein DC analysis,” “Singular matrix,” “GMIN stepping failed,” “Source stepping failed.”等提示，同时，仿真也停止了。在瞬态仿真中，仿真器会实时调节时间步长以求能迭代出误差范围内的结果，但如果在设定的时间步长范围内没能得到结果，仿真器会产生“Time step too small”的提示。收敛性问题会以各种形式出现，但主要有以下三种根本
7、原因：一、电路结构不当二、器件模型不当三、仿真器设置不当DC分析时，也有可能不正确的初始值设置、模型的不连续性（如果其中有理想开关）、不稳定的工作点、或虚的电路阻抗。瞬态仿真问题则主要是因为模型的不连续性、不当的电路结构、电源、或是寄生参数等。如果电路的阻抗太高或是太低都可能产生收敛性问题。通常，可以通过根据问题的提示逐步调地节仿真器的设置。这样做的不足之处是它可能掩盖了电路不稳定的真相。当然如果电路的模型建得足够好，是不会有收敛性问题发生的。常用方法：许多开关电源的仿真收敛性问题都可以通常设置.OPTION中的GMIN选项来进行修复。这个选项的作用是将方程矩阵保持在良好的状态下。其默认值是1
8、p，通常将它设置到1n到10n之间就能解决大多收敛性问题。GMIN步增长方式是PSPICE和SPICE3中用来提高DC仿真收敛性问题的很好的方法。Pspice中将RELTOL设置成大于0.01也可能带来收敛性问题。设置ABSTOL大于0.1u能解决电流大于几安培时的问题，但也可能带来更多的问题。通常，在电路结构进行调整时，可能需要进行很多次不同的.OPTION的设置，但一旦电路的模型建得够好时，所有的问题都没有了。如果实在不行，可以将初始值都设置成0。最好的办法就是一行一行地看电路的网表，以修正其中的不发之处。大多收敛性问题都可能是软件的问题，但也还是有少部分时候是电路本身的问题，特别是对自己
9、电路不十分了解的人。DC收敛性问题通常解决的办法有以下几种：一、检查电路的拓朴结构和电路连接1、 确认所有器件都连对了，包括极性。2、 确认语法错误，包括单位没错（如MEG和M的不同）3、 确认所在节点对地都有直流通路。4、 确认电源都是真实值，特别是沿处。5、 确认受控源的正确性，如受表达式控制的源中，表达式中分子中不能有0二、将ITL1增加到400三、加入.NODESETs：如.NODESET V(6)=0。四、给二极管、三极管SD极并一个大电阻，用来模拟漏电流和实际的沟道阻抗。五、用脉冲源模拟直流源六、加入UIC在TRAN仿真中。TRAN收敛性问题一、 检查电路的拓朴结构和电路连接二、设
10、置TELTOL=0.01或0.005三、设置ITL4=500四、减小ABSTOL和VNTOL。五、靠近实际地建立电路模型，加入寄生参数等。六、减小升、降沿的速度。七、加入UIC八、如果仿真器支持，将收敛方法改成GEAR。基本上我就是用了上面的方法解决了我遇到的问题。当然，目前，对于建模方面，还有不少的东西需要学习与研究。目前我所建立的模型还有很多问题，要么是不够精确，甚至于都不能正确工作；要么是仿真速度很慢，当然，开关电源本身的特点也决定了速度与精确度的矛盾性，但对于我来说，还是有很多东西需要提高。关于建模器件模型的正确建立，不仅要对器件的物理和电气特性有深入的理解，还需要对常用的应用电路有相
11、当的熟悉程度。否则，建模，就是一个不可能完成的任务！器件的数据手册是建模的基础，但记住一条：“尽可能用最简单的模型。”下面是一些小细节：一、越简单越好，复杂的模型会导致很慢的仿真速度。二、建模只是一个妥协，不能完全替代实际电路。所以实际电路板的制作，还是非常重要的。三、一个部分一个部分地写电路中的模型，特别是器件模型较复杂时。四、对于可重用的模型，做成子电路。五、对模型要有好的说明文档，不然一段时间后，自己都不知道是怎么建立的，有什么功能。六、对于器件厂商提供的模型，在利用时要慎重考虑，最好是很好地验证。很多的都有很多限制甚至是不对的。七、半导体器件的模型中，一定要有结电容和传输时间参数。八、
12、用.model来表示一个大的器件时，如果测试结果不够精确，可以改用子电路来表示。九、对于形为级的开关电源器件模型，很多模型都是没有进行过完全测试的。能在一个工作点工作，但不一定能在所有点都能正确工作。2 与MOS器件参数设置有关的任选项在图4-38中按“MOSFET Options按钮，屏幕上出现下图所示任选项参数设置框，其中包括4项与MOS器件有关的任选项：（1） DEFAK：设置模拟分析中MOS晶体管的漏区面积AD内定值；（2） DEFAS：设置模拟分析中MOS晶体管的源区面积AS内定值；（3） DEFL：设置模拟分析中MOS晶体管的沟道长度L内定值；（4） DEFW：设置模拟分析中MOS晶体管的沟道宽度W内定值。3 Advanced Options参数设置按“ Advanced Options”按钮，屏幕上出现下图所示任选项参数设置框。（1） ITL5：设置瞬态分析中所有点的迭代总次数上限，若将ITL5设置为0（即内定值）表示总次数上限为无穷大。（2） PIVREL：在电路模拟分析中需要用主元素消去法求解矩阵议程。求解议程过程中，允许的主元素与其所在列最大元素比值的最小值由本任选项确定。PIVTOL：确定主元素消去法求解矩阵议程时允许的主元素最小值。
