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2、级静态时序分析与建模唐培松 叶晨 pstangicdc.org cn 国家高性能集成电路（上海）设计中心 National High Performance IC （Shanghai） Design CenterABSTRACTWith the steady advance of integrated circuit chip technology to ever-smaller features, evermore complex design, ever-larger chip area, and ever-higher operating frequencies, Static timi
3、ng analysis of SoC faces many new challenges。 In this paper, the characteristic of NanoTime was introduced in brief, and the analysis precision of several static timing analysis tools was compared with HSPICE in detail. The advantage of NanoTime was provided according to the application of NanoTime
4、in a project of SoC. Finally, this paper gave a brief introduction on the questions and corresponding solutions in the process of timing analysis of SoC.Key words PathMill, NanoTime, PrimeTime, HSPICE, SoC, STA, P&R, hierarchy摘要:随着芯片的制造工艺进入到深亚微米，SoC的设计日趋复杂、规模急剧膨胀、频率快速提升，这些因 素都给芯片的静态时序分析带来前所未有的压力和挑战。
5、本文简要介绍了NanoTime的特点并对当前主流静 态时序分析工具与HSPICE的仿真精度作了对比，结合目前设计的SoC芯片全面介绍了 NanoTime的应用流 程及其优势，同时对遇到的问题及其解决方案做了说明.1。0概述随着集成电路的制造工艺发展到90nm以及65nm,纳米级效应对时序的影响越来越显著.特别是对于定制数字 逻辑，精确评估这些效应并分析出准确的时序信息显得尤为重要。对定制数字逻辑的传统分析方式是 SPICE/FastSPICE仿真分析，但SPICE/FastSPICE需要大量的仿真激励以及长时间的仿真运行。而随着现在 逻辑规模和设计复杂性的急剧增长，加上SPICE/FastSP
6、ICE动态仿真分析覆盖率较低的弱点，都会导致芯片 良率的降低和开发周期的延长,寻求并推出新的分析方法显得尤为必要。现代集成电路设计中，对某些特殊逻辑来说，完全定制流程会比通常的P&R流程可以获得更优时序和更小面 积的回报.这对于我们目前设计的对性能、功耗、面积要求都比较高的SoC芯片来说尤其如此.另一方面， 由于芯片的规模非常大，在选择设计流程的sign-off标准时都必须考虑服务器的运行时间和耦合噪声可能 带来的影响。在之前的开发流程中，我们选择了 PathMill作为时序分析工具。PathMill作为上一代标准的 晶体管级的静态时序分析工具,很好满足了我们90nm工艺之前的芯片设计静态时序
7、分析的需求。但是对于目 前我们采用的65nm工艺的芯片来说，PathMill已经不能适应新工艺的要求，并且缺乏我们目前需要的分析 噪声可能带来的潜在影响的能力，NanoTime的推出很好地弥补了这个需求。1.1 NanoTime 简介NanoTime是PathMill面向90nm以及更高工艺水平的新一代替代工具.作为针对晶体管级电路的业内标准的 静态时序分析工具，相比PathMill,NanoTime可以提供更高的精度、性能以及易用性，可以应对日益增长的设计复杂性、RC互连影响、低电压和低功耗设计的需求，并致力于解决90nm及更高工艺带来的挑战. 作为PathMill的替代工具，NanoTim
8、e继承了 PathMil l的优点，但是在工具的使用方式上更类似于 PrimeTime。NanoTime 使用完全交互的 shell 环境，并且可以和 PrimeTime 进行 SDC (Synopsys Design Constraints )命令共享.这使得有过PathMill和PrimeTime使用经验的工程师能快速地掌握NanoTime的 使用方式.尽管NanoTime和PathMill有着相似的功能，但是它们之间也有着显著的区别，主要体现在以下几个方面: l能自动识别出更多更新的电路拓扑结构。l时钟的定义更加灵活，同时支持多种时钟定义。l对于未能正确识别的拓扑结构，提供更丰富的配置命
9、令.l配置命令更加灵活，特别适合一些独特的电路结构.l可以识别更多类型的动态电路以及门控时钟逻辑，并支持多时钟动态电路的分析。l提供更多路径搜索时用户可控制的选项，譬如：只搜寻以某个点为终点的路径，或者只搜寻时钟路径而不管数据路径。l 时序检查基于pin,而不是net。基于pin的时序检查精度更高，因为用户可以在指定的pin上定义时 序检查而不是在一条net上最差的任意pin 上.l产生.lib或者。db格式的静态时序模型，和其它时序分析工具有更好的兼容性;产生的时序模型不只携带了输入到输出的延迟信息，而且还携带了 PathMill模型(。modeldb)中不包含的cap信息。1.2 Nano
10、Time基本分析流程NanoTime分析流程包含五个的阶段(phase),每个阶段都以一个命令作为结束，该命令报告该阶段正确完成 或者执行错误.所有的阶段都必须以特定的顺序完成，每一个阶段都必须成功结束才能进入下一个阶段。 NanoTime的基本分析流程如图1.1所示：Interactivecheck designInteractiveAnalysisInteractiveCustomReportingNet list phasecheck topologyTiming constranit specification phase图1.1 NanoTime基本时序分析流程Netlist阶段：设
11、置搜寻路径和链接路径，使用register_netlist命令读入网表文件。在该阶段使用 link_design命令读入设计数据并作为该阶段的结束。Clock propagation and topology recognition阶段：在该阶段需要指定时钟类型以及任何NanoTime不能 自动识别的拓扑结构。该阶段以check_topology命令结束，该命令对定义的时钟信号进行传播并识别电路 包含的拓扑结构.Timing constraint specification阶段：在该阶段需要指定输入/输出时序约束时序期望运行条件以 及读入寄生参数数据。该阶段以check_design命令结束,
12、该命令检查时序的要求和一致性.Path tracing and simulation阶段:在该阶段，trace_paths命令用来运行正常的时序分析,extract_model 命令用来创建时序模型，characterize_context命令用来提取设计的特征内容.Analysis reporting阶段：NanoTime在该阶段报告时序分析的结果，用户可以使用report_paths / report_constraint等命令产生结果报告文件。（完整）深亚微米SoC晶体管级静态时序分析与建模1.3 和HSPICE以及PrimeTime的仿真精度对比在早期试用NanoTime的过程中，为了
13、验证其仿真精度，我们搭建了一个简单的14级BUFFER串联的仿真电路, 如图1。2所示。图1.214级BUFFER串联电路示意图在Chartered 65nm TT工艺条件下，我们分别采用HSPICE/PrimeTime/NanoTime三种分析工具对该电路进行 了仿真分析，其中NanoTime分析分别采取了晶体管级分析和门级分析两种方式，分析结果见表1。PathDelayHSPICEPrimeTimeNanoTimeGate levelTransistor levelFaF (ps)292334326319RaR (ps)268304293285表1HSPICE/PrimeTime/Nano
14、Time仿真分析精度对比由表1中的对比分析可以得出以下两点结论：lNanoTime工具的晶体管级分析比门级仿真分析更接近HSPICE的结果；l无论是门级还是晶体管级分析的结果，NanoTime的分析结果都要比PrimeTime的分析结果更加接近SPICE的结果；在实际的电路对比仿真过程中,NanoTime的分析运行时间要比PrimeTime的分析运行时间稍长，但是无论是 PrimeTime还是NanoTime，分析运行的时间都远远小于HSPICE仿真运行时间.2。0 NanoTime在SoC时序分析中的应用2.1 SoC的设计与分析概述在我们的SoC芯片中，从时序分析的角度来看，主要包含了三大
15、类逻辑：定制与综合逻辑、存储器阵列、IP 模块.对于这三种类型的逻辑，我们采用了不同的时序分析方法。定制与综合逻辑是SoC中应用最广泛的， 主要使用NanoTime进行时序分析并建模。存储器阵列采用HSPICE仿真并在确保时序满足要求后创建时序 模型。在最后的SoC级全局时序分析时采用NanoTime进行层次化的分析，并将该分析结果作为最后的时序 sign一off 标准。图2。1概括地显示了 SoC的设计及时序分析的流程.在整个分析流程中，定制和综合逻辑执行的是纯粹的 NanoTime的时序分析，包括pre /post一layout两个主要的分析阶段，并进行正常的时序分析和NanoTime SI 的分析。而对于存储器阵列这类不适合进行NanoTime分析的模块,我们采用的是FastSPICE/SPICE仿真分 析，并在确保时序结果满足要求的情况下创建时序模型.schL&lyollrtFixSchemat i c & La you tStarRCXT ExtractionNanoTimeFastSPICE/SPICEPast.-l STMSTFost-lay图2.1SoC设计分析流程示意图在进行SoC全局级时序分析时，虽然PrimeTime在运行时间上有较大的优势，但基于NanoTime分析精度更 高的考虑，我们仍然采用了 NanoTime而不是Prim
