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1、寄存器实验报告一、实验目的1. 了解寄存器的分类方法，掌握各种寄存器的工作原理；2. 学习使用Verilog HDL语言设计两种类型的寄存器。二、实验设备PC微机一台，TD-EDA实验箱一台，SOPC开发板一块。三、实验内容寄存器中二进制数的位可以用两种方式移入或移出寄存器。第一种方法是以 串行的方式将数据每次移动一位，这种方法称之为串行移位(Serial Shifting)，线 路较少，但耗费时间较多。第二种方法是以并行的方式将数据同时移动，这种方 法称之为并行移位(Parallel Shifting)，线路较为复杂，但是数据传送的速度较快。 因此，按照数据进出移位寄存器的方式，可以将移位寄
2、存器分为四种类型：串行 输入串行输出移位寄存器(Serial In- Serial Out)、串行输入并行输出移位寄存器 (Serial In- Parallel Out)、并行输入串行输出移位寄存器(Parallel In- Serial Out)、并 行输入并行输出移位寄存器(Parallel In-Parallel Out)。本实验使用Verilog HDL语言设计一个八位并行输入串行输出右移移位寄存 器(Parallel In- Serial Out)和一个八位串行输入并行输出寄存器(Serial In- Parallel Out)，分别进行仿真、引脚分配并下载到电路板进行功能验证。四
3、、实验步骤1并行输入串行输出移位寄存器实验步骤1) .运行Quartus II 软件，选择File New Project Wizard 菜单，工程名 称及顶层文件名称为SHIFT8R，器件设置对话框中选择Cyclone系列 EP1C6Q240C8 芯片，建立新工程。2. )选择File New菜单，创建Verilog HDL描述语言设计文件，打开文 本编辑器界面。3. )在文本编辑器界面中编写Verilog HDL程序，源程序如下：module SHFIT8R(din,r_st,clk,load,dout);input 7:0din;input clk,r_st,load;output do
4、ut;reg dout;reg 7:0tmp;always (posedge clk)if(!r_st)begindout=0;endelsebeginif(load)begintmp=din;endelsebegin tmp6:0=tmp7:1; tmp7=0;enddout=tmp0;endendmodule4) .选择File Save As菜单，将创建的VHDL设计文件保存为工程顶层文 件名 SHIFT8R.V。5) .选择Tools Compiler Tool菜单，编译源文件。编译无误后建立仿真波 形文件SHIFT8R.VWF。选择Tools Simulator Tool菜单进行仿真
5、。Kanealus at14. ae nsudkA n1.1A 1.1A 01A 1A 0.A 1.A 1.A 0.A 1z9doatA 0loadA 11Lr_EtA n功能仿真：elkA 0 .k 1.A 0宀.1A 111k 0 E1 1.k 1r-7.A 03.A 13dOUtA 0LC1 ij:ddA 1LftA 0时序仿真：I-.00. 0 ns 90. ns0 ps 10. 020. 0 ns 3D. 0 ns 40. D ns 90. 0 ns 60.014. D75 叱 JI_LU_rLFJ- Ji-1ii111ri111i1111r厂n厂1i11r1r1rinr6).分析仿
6、真结果，仿真正确后选择Assignments Assignment Editor菜单, 对工程进行引脚分配。分配结果如下表所引脚名称引脚顺序引脚顺序引脚名称Din0PIN_175Din6PIN_181Din1PIN_176Din7PIN_182Din2PIN_177loadPIN_194Din3PIN_178clkPIN_28DinPIN_179R_stPIN_3DinPIN_180doutPIN_27) .选择Tools Compiler Tool菜单，点击” Stai按对此工程进行编辑，生 成可以配置到FPGA的SOF文件。8) .使用TD-EDA实验系统及SOPC开发板，如图3-6-1所
7、示进行实验接线， 将ByteBlaster II下载电缆插入SOPC开发板的J TAG下载接口。仔细检查确保接 线无误后打开电源。9) .在Quartus II软件中，选择Tools Programmer菜单，对芯片进行配置。10) . 配置完成后验证移位寄存器的正确性。 2串行输入并行输出寄存器实验步骤1) .运行Quartus II软件，选择File New Project Wizard菜单，工程名称及 顶层文件名称为SHIFT8,器件设置对话框中选择Cyclone系列EP1C6Q240C8芯 片，建立新工程。2) .选择File New菜单，创建Verilog HDL描述语言设计文件，打
8、开文本 编辑器界面。3) .在文本编辑器界面中编写Verilog HDL程序，源程序如下： module SHIFT8(din,clk,r_st,dout);input clk;input r_st; input din;output 7:0dout;reg 7:0dout;reg 7:0tmp; integer i;always (posedge clk)if(!r_st)begintmp7:0=8b00000000;end else begin tmp7=din; for(i=1;i=7;i=i+1) tmp7-i=tmp8-i;dout7:0=tmp7:0;end endmodule4)
9、 .选择File Save As菜单，将创建的VHDL设计文件保存为工程顶层文 件名 SHIFT8.V。5) .选择Tools Compiler Tool菜单，编译源文件。编译无误后建立仿真波 形文件SHIFT8.VWF。选择Tools Simulator Tool菜单进行仿真。时序仿真：celkPl 0zJdink 1.Pl 0.k 0_/ 4.A / Z.A t.A T.A _/ t.Pl _? t.Pl 1- JUr_stA 1功能彳方真：/CelkA 0 ；A1dinA 1_z Z.A 0_x3.A 0_x-1.k 0.k 0pk _，71( 1/E.1A Jzt.JA 0_/ iur
10、_stA 1口 口 - nnrnnr. nnnnnn-nnnnr. n1i iiI II Ii i i I i I i f!Ij I !iIiiIiI iIid|III jjn11.!I! I；1IIiIIiIIiI1I |! j !2：nnLJ ! I! !n n n n r. nnn_nnnnnn_nnnnnn_nInIIiiii!i i d11 ioiii |iiii i i i i i iQi引脚名称引脚顺序引脚名称引脚顺序elkPIN 28DoutPIN 6dinPIN_175Dout5PIN_7Dout0PIN_2Dout6.PIN_8DoutlPIN_3Dout7PIN_11Do
11、utPIN_4R_stPIN_12Dout3PIN_56).分析仿真结果，仿真正确后选择Assignments Assignment Editor菜单, 对工程进行引脚分配。分配结果如表3-6-2所示7) .选择Tools Compiler Tool菜单，点击” St ar按钮对此工程进行编辑，生 成可以配置到FPGA的SOF文件。8) .使用TD-EDA实验系统及SOPC开发板，如图3-6-2所示进行实验接线， 将ByteBlaster II下载电缆插入SOPC开发板的J TAG下载接口。仔细检查确保接 线无误后打开电源。9) .在Quartus II软件中，选择Tools Programmer菜单，对芯片进行配置。10) .配置完成后验证串入并出寄存器的正确性。五、实验总结了解寄存器的分类方法，掌握各种寄存器的工作原理；学习使用Verilog HDL 语言设计寄存器。
