数电实验指导书

《数电实验指导书》由会员分享，可在线阅读，更多相关《数电实验指导书（13页珍藏版）》请在金锄头文库上搜索。

1、实验一 译码器及其应用、实验目的1、掌握中规模集成译码器的逻辑功能和使用方法2、熟悉数码管的使用。二、实验原理、方法和手段译码器是一个多输入、多输出的组合逻辑电路。它的作用是把给定的代码进 行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。译码器在 数字系统中有广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数据 分配，存贮器寻址和组合控制信号等。不同的功能可选用不同种类的译码器。译码器可分为通用译码器和显示译码器两大类。前者又分为变量译码器和代 码变换译码器。1、变量译码器(又称二进制译码器)，用以表示输入变量的状态，如2 线 4 线、3 线8 线和 4 线16 线译码器。

2、若有 n 个输入变量，则有 2n 个不同的组 合状态，就有 2n 个输出端供其使用。而每一个输出所代表的函数对应于 n 个输 入变量的最小项。以3线一8线译码器74LS138为例进行分析，图41(a)、(b)分别为其逻辑图及引脚排列。m5- 4- 3 - 2 - 1- O- Ikllill 11 丄 917 二(a)(b)图41 3 8线译码器74LS138逻辑图及引脚排列 _其中A、A、A为地址输入端，Y0Y7为译码输出端，S、S2、S3为使能端。2100713表41为74LS138功能表。当S =1, S2 + S3 =0时，器件使能，地址码所指定的输出端有信号（为0）123输出，其它所有

3、输出端均无信号（全为1）输出。当s =0, S2 + S3 =x时，或s1231=X，S2 + S3 = 1时，译码器被禁止，所有输出同时为1。二进制译码器实际上也是负脉冲输出的脉冲分配器。若利用使能端中的一个 输入端输入数据信息，器件就成为一个数据分配器（又称多路分配器），如图 62 所示。若在S输入端输入数据信息，S2 = s3 =0，地址码所对应的输出是S数 据信息的反码；若从S2端输入数据信息，令S = l、S3 =0地址码所对应的输出就 是S2端数据信息的原码。若数据信息是时钟脉冲，则数据分配器便成为时钟脉冲 分配器。根据输入地址的不同组合译出唯一地址，故可用作地址译码器。接成多路分

4、 配器，可将一个信号源的数据信息传输到不同的地点。二进制译码器还能方便地实现逻辑函数，如图 63 所示，实现的逻辑函数是Z= ABC + ABC + ABC +ABC表2-1 74LS138功能表 输 入输出S2+S3Y2Y510000011111110100010 1 0101010111101111011111111111110111011111011010110111111111111111xxx1111110111111111111111011三、实验内容及步骤l、 74LSl38 译码器逻辑功能测试将译码器使能端S、S2、S3及地址端A2、A、A0分别接至逻辑电平开关输 出口，八个输

5、出端Y7Y0依次连接在逻辑电平显示器的八个输入口上，拨动逻 辑电平开关，按表41逐项测试74LS138的逻辑功能。2、用74LS138构成时序脉冲分配器参照实验原理说明，时钟脉冲CP频率约为1Hz,要求分配器输出端Y0Y7 的信号与 CP 输入信号同相。实验二 组合逻辑电路的设计一、实验目的1、掌握组合逻辑电路的设计方法。2、掌握实现组合逻辑电路的连接和调试方法。二、实验原理、方法和手段1、使用中、小规模集成电路来设计组合电路是最常见的逻辑电路。设计组 合电路的一般步骤如图 5-1 所示。根据设计任务的要求建立输入、输出变量，并列出真值表。然后用逻辑代数 或卡诺图化简法求出简化的逻辑表达式。并

6、按实际选用逻辑门的类型修改逻辑表 达式。根据简化后的逻辑表达式，画出逻辑图，用标准器件构成逻辑电路。最后， 用实验来验证设计的正确性。图 5-1 组合逻辑电路设计流程图三、实验内容及步骤（设计内容 1和2必做）1、设计一个对两个 1 位无符号的二进制数进行比较的电路；根据第一个数是否大于、等于、小于第二个数，使相应的三个输出端中的一个输出为“1”2、设计用与非门及用异或门、与门组成的半加器电路。要求按本文所述的设计步骤进行，直到测试电路逻辑功能符合设计要求为 止。实验三 数据选择器的功能分析与设计一、实验目的1、熟悉中规模集成数据选择器的逻辑功能及分析方法。2、学习用集成数据选择器进行逻辑设计

7、。二、实验原理、方法和手段 数据选择器是常用的组合逻辑部件之一。它由组合逻辑电路对数字信号进 行控制来完成较复杂的逻辑功能。它有若干个数据输入端D。、D、，若干个 控制输入端A0、A.和一个输出端丫0。在控制输入端加上适当的信号，即可 从多个输入数据源中将所需的数据信号选择出来，送到输出端。使用时也可以在 控制输入端上加上一组二进制编码程序的信号，使电路按要求输出一串信号，所 以它也是一种可编程序的逻辑部件。图 5-1 74LS153 引脚排列图 图 5-2 74LS151 引脚排列图 中规模集成芯片 74LS153 为双四选一数据选择器，引脚排列如图 6-1所示， 其中D0, D, D2,

8、D3为四个数据输入端，Y为输出端，A, A2为控制输入端（或 称地址端）同时控制两个四选一数据选择器的工作，G为工作状态选择端（或称使能端）。74LS153的逻辑功能如表6-1所示，当1G（二2G） = 1时电路不工作，此时 无论A. A0处于什么状态，输出Y总为零，即禁止所有数据输出，当1G（= 2G）二0 时，电路正常工作，被选择的数据送到输出端，如AA0=01，则选中数据D输 出。表 5-1 74LS153 的逻辑功能如表输入输出GA1AoY1XX0000D0001D1010D2011D3当G =0时，74LS153的逻辑表达式为y 二 AAD + AAD + AAD + AAD1001

9、01102013中规模集成芯片74LS151为八选一数据选择器，引脚排列如图6-2所示。其中D0D7为数据输入端，Y(Y)为输出端，A2、A、A0为地址端，74LS151的逻辑功能如表6-2所示。逻辑表达式为输入输出GA2A1AoYY1XXX010000D00001D1DT0010D2DT0011D3D30100D4町0101D5D50110D6D60111D7D7表 6-2 74LS151 的逻辑功能如表y = AAAD + AAAD + AAAD + AAAD + A AAD +21002101210221032104AAAD + AAAD + AAD21052106207数据选择器是一种

10、通用性很强的中规模集成电路，除了能传递数据外，还可用它设计成数码比较器，变并行码为串行及组成函数发生器。本实验内容为用 数据选择器设计函数发生器。用数据选择器可以产生任意组合的逻辑函数，因而用数据选择器构成函数 发生器方法简便，线路简单。对于任何给定的三输入变量逻辑函数均可用四选一 数据选择器来实现，同时对于四输入变量逻辑函数可以用八选一数据选择器来实 现。应当指出，数据选择器实现逻辑函数时，要求逻辑函数式变换成最小项表达 式，因此，对函数化简是没有意义的。三、实验内容及步骤1. 用74LS153实现四位奇偶校检电路，要求当输入的1的个数为奇数时输 出 1 ，否则输出 0.2. 用74LS15

11、3实现下述函数F 二 AB + AB实验四 触发器的功能测试一、实验目的1、掌握基本RS、JK、D、T和T触发器的逻辑功能；2、学会验证集成触发器的逻辑功能及使用方法；二、实验原理、方法和手段触发器是数字系统中广泛应用的能够记忆一位二进制信号的基本逻辑单元 电路。触发器具有两个能自行保持的稳定状态，用来表示逻辑“1”和“0”。在不同 的输入信号作用下其输出可以置成1态和0态，且当输入信号消失后，触发器获得 的新状态能保持下来。根据触发器的逻辑功能的不同，又可分为RS触发器、JK触发器、D触发器、T 触发器、触发器等。1、基本RS触发器：图7-1是由两个与非门交叉耦合构成的基本RS触发器，它 是

12、无时钟控制低电平直接触发的触发器。具有置0、置1和保持的功能。基本RS 触发器也可以用两个或非门组成，此时为高电平触发有效。图7-1基本RS触发器2、JK触发器：本实验采用74LS112双下降沿触发的JK触发器，具有各自独立 的直接清零、置1、计数、保持的功能。引脚功能如图7-2所示。JK触发器广泛用 于计数、分频、时钟脉冲发生等电路中，它的特征方程是：QJQ + KQ11图7-2 74LS112引脚排列图图7-3 74LS7 4引脚排列图3、D触发器：在输入信号为单端的情况下，D触发器用起来最为方便，广泛 应用于数据锁存，移位寄存，分频和波形发生等。本实验使用的74LS74C见图7-3) 为

13、双上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前输入端的状 态。它的状态方程为：Q讯二D。三、实验内容及步骤1、基本RS触发器逻辑功能的测试：按图7-1用两个与非门组成基本RS触发器，异步输入端囁更接逻辑电平开 关，输出端Q接逻辑电平显示，改变输入端的状态组合，观察输出端记录实验结 果。2、JK触发器逻辑功能测试：(1) 异步输入端殆可D功能测试：将a SDJ.K端接逻辑电平开关，CP端接单次脉冲源，Q端接逻辑电平显示。 按表7-1的要求改变豆d Sd (J K CP处于任意状态)的状态组合，观察输出端Q 并记录实验结果。表7-1异步输入端囁怖功能测试表按表7-2的要求改变J、K、CP

14、端状态，并用豆D術端对触发器进行异步置位或 复位，观察Q端状态变化，将实验结果记录表中。表7-2 JK触发器逻辑功能测试表CPJKSDRdQn+1r0011Jr01111011111113、D触发器逻辑功能测试:(2) D触发器逻辑功能测试：按表7-4的要求改变D、CP端状态，并用豆D断端对触发器进行异步置位或复 位，观察Q端状态变化，将实验结果记入表中表7-4 D触发器逻辑功能测试表实验七 移位寄存器及其应用一、实验目的1、了解集成移位寄存器的控制功能。2、掌握集成移位寄存器的应用。二、实验原理、方法和手段 移位寄存器的功能是当时钟控制脉冲有效时，寄存器中存储的数码同时 顺序向高位（左移）或向低位（右移）移位一位。所以，移位寄存器的各触 发器状态必须同时变化，为同步时序电路。因为数据可以按序逐位从最低位或最高位串行输入移位寄存器，也可以 通过置数端并行输入移位寄存器。所以移位