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1、通信原理课程设计报告ASK调制解调器的设计班级:通信04-4班学号:01姓名:马宁设计日期: 2007年1月7日 至 2007年1月12日第1章ASK调制解调器的总体设计 数字信号对载波振幅调制称为振幅键控即 ASK（AmplitudeShift Keying）。 1.1 ASK调制解调器工作原理数字相位调制（相位键控）是用数字基带信号控制载波的相位，使载波的相位发生跳变的一种调制方式。二进制相位键控用同一个载波的两种相位来代表数字信号。由于ASK系统抗噪声性能不如PSK和FSK优越，频带利用率较低，所以，在低速数字通信中被广泛采用。1.2 ASK调制解调器总体设计1.2.1 ASK信号的实现
2、 （1）乘法器实现法乘法器实现法的输入是随机信息序列，经过基带信号形成器，产生波形序列，乘法器用来进行频谱搬移，相乘后的信号通过带通滤波器滤除高频谐波和低频干扰;带通滤波器的输出是振幅键控信号;乘法器常采用环形调制器。（2）键控法 键控法是产生ASK信号的另一种方法。二元制ASK又称为通断控制（OOK）。最典型的实现方法是用一个电键来控制载波振荡器的输出而获得。 键控法产生ASK信号原理框图如图1-1:图1-1 键控法产生ASK信号原理框图 为适应自动发送高速数据的要求，键控法中的电键可以利用各种形式的受基带信号控制的电子开关来实现，代替电键产生ASK信号，上图所示就是以数字电路实现键控产生A
3、SK信号的实例。该电路是用基带信号控制与非门的开闭，实现ASK调制，产生 信号。1.2.2 ASK信号的解调 （）同步解调 同步解调也称相干解调， 信号经过带通滤波器抑制来自信道的带外干扰，乘法器进行频谱反向搬移，以恢复基带信号。低通滤波器用来抑制相乘器产生的高次谐波干扰。 a. 发“1”码时，输入的ASK信号为 ，它能顺利地通过带通滤波器。 为零均值的高斯白噪声，经过带通滤波器后变为窄带高斯噪声，用 表示。经过低通滤波器后，输出信号为x（t），则 ,也就是取样判决器的输入信号。 b. 发“0”码时，ASK信号输入为0，噪声仍然存在，经过低通滤波器后，输出信号为x（t），则 ,x（t）也是取样
4、判决器的输入信号。 综合上面的分析，可得:（）包络解调 包络解调是一种非相干解调,它的包络解调方框图如图-2： 图1-2 包络解调方框图 a.包络检波器的输入为1，信号为加窄带高斯噪声，输出为信号加窄带高斯噪声的包络，它服从莱斯分布，如图1-3所示。 图1-3 加窄带高斯噪声b.包络检波器输入为 ，输出 则为包络，即噪声的包络，它服从瑞利分布。与同步解调相似，为使误码率最小，判决电平应为和 的交点的横坐标值，如图中 ，称为最佳门限，经分析得到当信噪比 （即大信噪比）时， 。第2章ASK调制解调器详细设计2.1 ASK调制解调器设计思路2.1.1 芯片的选择在 ASK调制解调器设计中我采用的是A
5、D1674芯片。图2-1 AD1674芯片 引脚说明 AD1674为标准28脚双列直插式封装，如图2-1所示，其引脚意义说明如下： 1脚：+V，+5V逻辑电源端。 2脚：12/8，数据格式选择端。当12/8为1时，输出数据为12位格式，反之，输出数据为8位格式。 3脚：CS，片选端，低电平有效。 4脚：A0，数据输出方式的控制。当A0为低电平时，如果启动A/D转换，则为12位转换；当A0为高电平时，启动的是低8位短周期转换。在12/8为0，R/C=1期间，当A0为低电平时，允许高8为（DB4DB11）输出；当A0为高电平时，允许4位（DB0DB3）输出，且DB7DB4=0。 5脚：R/C，读数
6、/转换端。在控制模式下，R/C为高电平时读数，反之启动A/D转换。在单一工作模式下，R/C的下降沿启动A/D转换。 6脚：CE，使能够。高电平有效，主要用于启动A/D转换和读操作。7脚：V+，+12V/+15V电源电压输入端。8脚：REFOUT，+10V基准电压输出端。9脚：AGND，模拟地。10脚：REFIN，A/D基准电压输入端。正常使用时，可通过50ohm左右的电阻与REFOUT相连。11脚：V-，12V/15V电源电压输入端。12脚：BIPOFF，极性偏移端，使用方法见5。2。4所示。13脚：10Vi，满10V模拟电压输入端。单极性输入范围为010V，双极性输入范围为-5V+5V。当A
7、D1674满度为20 V时，此端应该悬空。14脚：20Vi，满20V模拟电压输入端。单极性输入范围为020V，双极性输入范围为-10V10V。当AD1674满度为10V时，此端应该悬空。15脚：DGND，数字地。1627脚：DB0DB11，A/D转换数据输出端。28脚：STS，转换状态标志。当转换正在进行时，STS为1，转换结束时，STS为0。2.1.2 详细框图 1、ASK调制方框图如图2-2所示，下图中没有包含模拟电路部分，调制信号为数字信号形式。图2-2 ASK调制方框图 2、ASK调制电路符号如图2-： 图2-ASK调制电路符号 2.2 各模块的详细设计2.2.1 ASK调制VHDL程
8、序基于VHDL硬件描述语言，对基带信号进行ASK振幅调制library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ASK isport(clk :in std_logic; -系统时钟 start:in std_logic; -开始调制信号 x :in std_logic; -基带信号 y :out std_logic); -调制信号end ASK;architecture behav of ASK issignal q:integer
9、 range 0 to 3; -分频计数器signal f :std_logic; -载波信号beginprocess(clk)beginif clkevent and clk=1 then if start=0 then q=0; elsif q=1 then f=1;q=q+1; -改变q后面数字的大小，就可以改变载波信号的占空比 elsif q=3 then f=0;q=0; -改变q后面数字的大小，就可以改变载 波信号的频率 else f=0;q=q+1; end if;end if;end process;y=x and f; -对基带码进行调制end behave;2.2.2 AS
10、K解调VHDL程序基于VHDL硬件描述语言，对ASK调制的信号进行解调library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ASK2 isport(clk :in std_logic; -系统时钟 start :in std_logic; -同步信号 x :in std_logic; -调制信号 y :out std_logic); -基带信号end ASK2;architecture behav of ASK2 issignal
11、q:integer range 0 to 11; -计数器signal xx:std_logic; -寄存x信号signal m:integer range 0 to 5; -计xx的脉冲数beginprocess(clk) -对系统时钟进行q分频beginif clkevent and clk=1 then xx=x; -clk上升沿时，把x信号赋给中间信号xx if start=0 then q=0; -if语句完成q的循环计数 elsif q=11 then q=0; else q=q+1; end if;end if;end process;process(xx,q) -此进程完成AS
12、K解调begin if q=11 then m=0; -m计数器清零elsif q=10 then if m=3 then y=0; -if语句通过对m大小，来判决y输出的电平 else y=1; end if;elsif xxevent and xx=1then m=m+1; -计xx信号的脉冲个数end if;end process;end behave; 第3章实验结果及分析（）ASK调制VHDL程序仿真图及注释 a.基带码长等于载波f的6个周期。 b.输出的调制信号y滞后于输入基带信号x一个clk时间) ASK程序解调仿真图及注释 图3-1ASK程序解调仿真图 a.在q=11时，m清零。 b.在q=10时，根据m的大小，对输出基带信号y的电平的进行判决。 c.在q为其它时，m计xx（x信号的寄存器）的脉冲数。 d. 输出的基带信号y滞后输入的调制信号x 10个clk。 第4章 结 论一周
