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1、1数字逻辑 B卷 一、 选择题（共20分）1. 下列表达式中，正确的是 b 。A. B. C. D. 0001111000110111111011图1ABCD2. 函数F(A,B,C,D)的卡诺图如图1所示，则其最简与或表达式F = d 。A. B. C. D. 图23. 图2所示的组合电路其函数表达式为 c 。A. F(A,B,C) = m (2,4,5) B. F(A,B,C)= m (1,3,7) C. F(A,B,C) = m (2,6,7) D. F(A,B,C) = AB+BC 4. 时序逻辑电路中一定包含 d 电路。A. 加法器 B.比较器 C. 数据选择器 D. 触发器5. 与
2、最小项逻辑相邻的最小项是 d 。A. B. C. D. 6. 一个模10计数器至少需要 个触发器组成。A. 2 B. 3 C.4 D. 97. 4K8位RAM芯片，其地址线 条，数据线 条。A. 12,4 B. 12, 8 C. 14,8 D. 10,168. 从编程功能讲，GAL的与阵列 ，或阵列 。A.可编程，固定B. 固定，可编程 C. 可编程，可编程 D. 固定，固定9. 在ispLSI器件中，实现基本逻辑功能的单元是 。A. 全局布线区B. 通用逻辑块C. 时钟设置网络D. 输入输出块10. 若一块线路板上装有n块ISP器件，则对它们安排 套接口进行编程。A. 2B. n+1C. n
3、D.1二、填空题（共25分）1.（17.6）10（ ）2 ，（24.1）8（ ）2。2. 用卡诺图判断下列两个函数的关系是 互为偶函数 。3. 门电路的输入、输出高电平赋值为 1 ，低电平赋值为 0 ，这种体制称为正逻辑体制。4. 加法器按照进位链的组成不同分为 并行 加法器和 串行 加法器。5. 4路数据选择器构成的逻辑电路如图3所示，F的逻辑表达式是 F=AB(C+C) 。 图36. 在CP脉冲作用下，具有图4（a）所示功能的触发器是 D 触发器，具有图4（b）所示功能的触发器是 jk 触发器。 01XY=0XY=0图4（b）XY=1XY=101X=0X=1X=1X=0图4（a）7. 使用
4、寄存器存储数据时，先建立 信号，后建立 信号。8. 如图5所示的三态门，当使能端G为 时，输出。BAG图59. 时序电路的状态图如图6所示，则该电路是模 5 计数器，电路是否能013267自启动 能 。 图7CPD图610. 时序电路使用正边沿D触发器，已知CP及输入D的波形如图7所示，则在6个CP脉冲的作用下Q端的值分别是 1 0 1 0 1 1 。11. 时序逻辑电路的输出不仅与 输入 状态有关，还与 过去的输入信号 的状态有关。12. DRAM存储元由于有漏电流现象存在，所以要定期进行 。13. 格雷码的优点是 。14. 对函数而言，若输入只有原变量而无反变量，则 。15. ISP逻辑器
5、件有ispLSI、 、和ispGDS三大类。16. 如图8所示的逻辑部件，其中各方框中均使用模X的计数器做X次分频器，则处的频率是 ，处的频率是 。17. 某时序逻辑电路有S0S3四个状态，则采用计数器法对其进行状态编码的结果是 。三、应用题（共30分）1评奖委员会由A、B、C三人组成，其表决权如下：若A赞成，则其余两人只要有一人赞成可获奖；若A不赞成，则其余两人都赞成才可获奖。 列出“获奖决议通过”的真值表； 写出最小项逻辑表达式； 画出用二输入逻辑门实现的逻辑电路图； 画出用74LS138实现的逻辑电路图。2采用正边沿D触发器设计一个同步四进制加法计数器。 列出状态转移表； 写出激励方程表
6、达式；(3)画出逻辑电路图。四、分析题（共25分）1.图9是由两片74LS163（同步模16加法计数器，同步复位，同步预置）级联组成的计数器，分析： 两个芯片的计数模值各为多少？各采用了哪种变模方式？ 整个计数器的模是多少？该电路采用了哪种级联方式？图92. 下列程序是3:8译码器的ABEL-HDL源文件，请指出其中的错误并改正。MODULE ENCODERTITLE 3:8 ENCODERDECLARATIONS“INPUTEN,I2,I1,I0 PIN ISTYPE COM;“OUTPUTY7,Y6,Y5,Y4,Y3,Y2,Y1,Y0 PIN ISTYPE REG ;EQUATIONS(EN,I2,I1,I0-Y)0,X,X,X-1,1,1,1,1,1,1,11,0,0,0-1,1,1,1,1,1,1,0;1,0,0,1-1,1,1,1,1,1,0,1;1,0,1,0-1,1,1,1,1,0,1,1;1,0,1,1-1,1,1,1,0,1,1,1;1,1,0,0-1,1,1,0,1,1,1,1;1,1,0,1-1,1,0,1,1,1,1,1;1,1,1,0-1,0,1,1,1,1,1,1;1,1,1,1-0,1,1,1,1,1,1,1;
