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1、实验报告实验日期:学号：们匚名：实验名称:序列检测器总分：一、实验原理状态机是由一组状态、一个初始状态、输入输出和状态转换函数组成的时序电路。状态 机主要用来控制电路的状态转移，针对不同类型的状态机，输出可以由现态确定，也可以由 现态及次态共同确定。按状态机的信号输出方式分类，可分为Mealy型状态机和Moore型状 态机。（1）Mealy型状态机，次态和输出均取决于现态和当前输入；（2）Moore型状态机，下一状取决于当前状态和当前输入，但其输出仅取决于当前状 态。序列检测器是用于从二进制码流中检测出一组特定序列信号的时序电路。接受的序列信 号与检测器预设值变焦，相同则输出为1,否则输出为O
2、o二、设计方法（1）VHDL枚举类型数据，格式如下：type数据类型名is （元素列表）（2）设计步骤 根据设计要求确定状态机类型。 列出状态机的状态和输出，分析状态转移关系并化简。 依据选定状态机类型，绘制状态图。 编写VHDL定义状态，并建立状态机进程。 编写VHDL描述状态的转移及输出，从而完成状态机设计。三、实验设计1、1110010序列检测器的VHDL设计（1）状态机选用Mealy型状态机。（2）状态转换表现态输入0时次态/输出输入1时次态/输出soS0/0S1/0S1S0/0S2/0S2S0/0S3/0S3S4/0S3/0S4S5/0S1/0S5so 0S6/0S6S0/1S2/0
3、(3) VHDL 代码library ieee;use ieee std_logic_1164 all;entity exp_detectl isport(elk, rst, din:in std_logic;z:out std_logic);end expdetectl;architEcture bhv of exp_.detectl istype state_type is (sO, si, s2, s3, s4, s5, s6);状态定义signal state: state_type;状态寄存器beginprocess (elk, rst)次态设置beginif rst=，r then
4、异步重启state-判断状态转移if din二r thenstate=sl;elsestateif din二r thenstate=s2;elsestateif din二r thenstate=s3;elsestateif din二0* thenstate=s4;elsestateif din二0* thenstate=s5;elsestateif din二I* then state=s6;elsestate=sO; end if;when s6二if din二O then state=sO;elsestate=s2; end if;end case;end if:-一输出设置-一111001
5、0检测成功end process;process(state, din)begincase state iswhen s6二if din二0* then z= r ；elsez=，O;end if;when others二zAkrR aic x*cuifcd Backtu thStates.Input pcdy：State NonecInojt Port ManeAS3tdock5S426ss3dn7S64 newinpY2M ftoto 1如图所示，填入名称和控制信号。如图所示，设置状态。（2）状态机设计图(3) VHDL- *o *he oerms and conditions of th
6、e Altera Ercgrait License-Subocripcion Agreementz Altera McgaCcrc Fxxncticn License- Agrccmcnof or other applicable license sgxecitent, including,- without limiaionr ChaC your use is fox the scle purpose of-programming logic devices manuracuured by Alcera and sold by-Altera or les auchorized disuriL
7、uLors Flease reler to the-appiicaoie ajrsemenc ror rurrner cetaiisS Generated by Quartus II Version 9.0 Build 184 04/29/2009 Service Pack* 1 SJ Web Edition Created on Mon May 07 19:13:22 2012LIB-ULRY ieee;USE ieee 3*d_logic_1164.all; ENTITY cxp_dececc3 ISH PORT Cclock : IN 5TD_LOGIC;reset : IN STDLO
8、GIC :- O;am : IN 5TD_LOGIC ：=o；Z : OUT 5TD_LOGIC 丨：END exp_aeecc3： ARCHITECTURE BEHAVIOR OF exp_detect3 ISTYPE type_fsate IS (sOr slfs2z s3r s4z sEr s):四. 仿真分析NameValue at15.03 ns0 PS 1C0-.200.0 ns 300.0 ns 400.0 ns 500.0 ns 600.0 ns 700.0 ns 800,(IS.075 nsJDOelkB 01_11_1_l_11_11_11_i-_rUMrstB 1nD2d
9、inB 1iii1I杪3zB 0-1参数设置:Grid仿真说明:Size： 100 nsEnd Time： 2 uselk时钟信号rst状态重置din输入序列信号与 检测信号一 致,z输出1.Z输出仿真分析：elk二50ns, rst=l,异步重启。elk二 150ns 时，din二 1； elk二250ns 时，din=l; elk二350ns 时，din=l; elk二450ns 时,din二0： elk二550ns 时，din二0： elk二650ns 时，din=l; clk=750ns 时， state 检查 s6,且 din二0, z二 1。五、下载设计串行输入din,设置移位寄存
10、器S1S0为01,补的数为din输入的值，数据不断右移补 值，将每个时钟脉冲序列检测器读入的值，输出显示到数码管上，若din输入为1110010,则 z输出为1。(1) counter8 (LPM 定制)(2) 7选1多路选择器(LPM定制)(3) 消抖电路(xiaodouO LPM定制)library ieee;use ieee std_logic_1164 all;Entity xiaodou isport(d_in, elk：in std_logic;clk_out:out std_logic);end xiaodou;architecture bhv of xiaodou issign
11、al si, s2, s3:std_logic;component xiaodouO isport(clock：in std_logic;data：in std_logic;q：out stdlogic);end component xiaodouO;begingl:xiaodouO port map(elk, d_in, si);g2:xiaodouO port map(elk, si, s2);s3=not s2;clk_out=sl and s3;end bhv;(4) 3-8译码器(74138)(5) 移位寄存器(74198)(6) 七段译码器(7449)(7) 序列检测器(exp_d
12、etectl)顶层图Node NameDirectionLocation1E elkOutput2clk dinInputPIN283clocklInputPIN254 clock2InputPIN 555dinInputPIN.726a oaOutputPIN.5L7 obOutputPIN 498a ocOutputPIN.48g odOutputPIN 4710a oeOutputPIN 46u0 ofOutputPIN 4412Q ogOutputPIN.43132 rstInputPIN.8614O yOOutputPING15a ylOutputPIN 9716 y2OutputPIN 9817a y3OutputPIN.99180 y4OutputPIN0019Q y5OutputPIN01200 y6OutputPINJ0221Q y7OutputPIf822zOutputPIN.9rtftu i .a.efc JnMB
