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1、计算机试题与答案计算机系统结构试题及答案第一部分选择题一、单项选择题(本大题共10小题，每小题1分，共10分)1以软件为主实现的机器称为p26A模型机器B模拟机C虚拟机器D实际机器2下列关于系列机软件兼容描述正确的是p40A系列机软件必须保证向后兼容，力争向前兼容B系列机软件必须保证向下兼容，力争向前兼容C系列机软件必须保证向前兼容，力争向上兼容D系列机软件必须保证向下兼容，力争向后兼容3浮点数阶值采用二进制p位、尾数基值位rm，则该浮点数的最大阶值为p63A2pB2p-1C2p-1D2p-1-14为了使任何时候所需的信息都只用一个存储周期访问到，信息在主存中存放的地址要求是p73A地址最低位
2、为0B地址最高位为0C该信息宽度的一半D该信息宽度的整数倍5存储器的最大频宽是指p98A存储器瞬时访问的频宽B存储器最大的传输速率C存储器连续访问时的频宽D存储器的实际传输速率6总线控制定时查询方式的控制线的线数为p111Alog2NB1+log2NC2+log2ND3+log2N7.存储层次构成的主要依据是p127ACPU的速度B主存器件C程序设计语言D程序的局部性8相联存储器的访问依据是A内容B地址C速度D周期9并行向量处理的互联网络是A交换开关B纵横交叉开关C单总线D多总线10从指令和数据的多倍性来看，阵列机属于A单指令流单数据流B单指令流多数据流C多指令流单数据流D多指令流多数据流第二
3、部分非选择题二、填空题(本大题共10小题，每小题2分，共20分)请在答题卡上作答。11软件的功能可以用_硬件_或_固件_实现。12指令由_操作码_和_地址码_两部分组成。p7513计算机应用可归纳为向上升级的4类：数据处理、_信息处理_、_知识处理_和智能处理。p44p4514浮点数下溢处理的精度损失对_系统_程序和_应用_程序设计者都是透明的。p6915适当选择好Cache的容量、块的大小、组相联的_组数_和组内的_块数_，可以保证有较高的命中率。16能够并行读出多个CPU字的单体多字和_多体单字_、_多体多字_的交叉访问主存系统被称为并行主存系统。p10017中断系统的软、硬件功能分配实质
4、上是中断_处理程序软件_和中断_响应硬件_的功能分配。p10719主存空间数据相关是相邻两条指令之间出现对主存_同一单元_要求_先写而后读_的关联。20将二维数组中各元素在存储器中_错位_存放可以使行或列的各元素都能并行访问，但会造成_主对角线_上各元素的并行访问冲突。三、简答题(本大题共5小题，每小题6分，共30分)请在答题卡上作答。21.简述指令字格式优化的措施。p80答：=1某GB2采用扩展操作码，并根据指令的频度Pi的分布状况选择适合的编码方式，以缩短操作码的平均码长；=2某GB2采用多种寻址方式，以缩短地址码的长度，并在有限的地址长度内提供更多的地址信息；=3某GB2采用0、1、2、
5、3等多种地址制，以增强指令的功能；=4某GB2在同种地址制内再采用多种地址形式，让每种地址字段可以有多种长度，且让长操作码与短操作码进行组配；=5某GB2在维持指令字在存储器中按整数边界存储的前提下，使用多种不同的指令字长度。简述引入数据表示的原则。p61答：=1某GB2看系统的效率是否有显著提高，包括实现时间和存储空间是否有显著减少；实现时间是否减少又主要看主存和处理机之间传递的信息量是否减少；=2某GB2看引入这种数据表示后，其通用性和利用率是否提高。如果只对某种数据结构的实现效率高、而对其他数据结构的实现效率低，或应用较少，将导致性价比下降。23.简述数组多路通道的数据传输方式。p119
6、答：数组多路通道在每选择好一台设备后，要连续传送完固定K个字节的成组数据后，才能释放总线，通道再去选择下一台设备，再传送该设备的K个字节。如此，以成组方式轮流交叉地为多台高速设备服务。设备要想传送N个字节，就需要先给N/K次申请使用通道总线才行。简述机群系统相对于传统的并行系统的优点。答:=1某GB2系统有高的性能价格比；=2某GB2系统的开发周期短；=3某GB2系统的可扩展性好；=4某GB2系统的资源利用率高；=5某GB2用户投资风险小；=6某GB2用户编程方便。简述SIMD系统的互连网络的设计目标。答：=1某GB2结构不要过于复杂，以降低成本；=2某GB2互联要灵活，以满足算法和应用的需求
7、；=3某GB2处理单元间信息交换所需传送步数尽可能少，以提高速度性能；=4某GB2能用规整单一的基本构件组合而成，或经多次通过或多级连接来实现复杂的互联，使模块性好，以便于用VLSL实现并满足系统的可扩展性。四、简单应用题(本大题共2小题，每小题l0分，共20分)请在答题卡上作答。给出N=8的蝶式变换，如图题26图所示。=1某GB2写出互连函数关系。=2某GB2如果采用omega网络，需几次通过才能完成此变换？0。01。12。23。34。45。56。67。7题26图解：=1某GB2互联函数关系：f(P2P1P0)=P0P1P2=2某GB2如果处理单元设有屏蔽位控制硬件，可让PE0、PE2、PE
8、5和PE7均处于屏蔽，PE1、PE3、PE4和PE6为活跃，只需要在omega网络上通过一次，传输路径无冗余。如果处理单元未设置屏蔽位控制硬件，就需要在omega网络上通过两次，此时，传输路径就会出现很多冗余。由3位数（其中最低位为下溢处理的附加位）经ROM查表舍入法，下溢处理成2位结果，设计使下溢处理平均误差接近于0的ROM表，列出ROM编码表的地址与内容的对应关系。解：3位数的ROM下溢处理表共有23=8个地址，地址码为000111，每个地址存放一个处理结果。下溢处理平均处理误差接近于0的ROM处理表如图27所示地址000001010011100101110111内容00010110101
9、11111图27五、综合应用题(本大题共2小题，每小题l0分，共20分)请在答题卡上作答。28如果通道在数据传送期中，选择设备的时间T5为10，传送一个字节数据需要的时间TD为0.5。(1)某低速设备每隔500发出一个字节数据请求，至多可接几台这种设备？(2)对于题28表所示的低速设备，一次通信传送的字节数不少于1024个字节，则哪些设备可挂？哪些设备不可挂？设备ABCDEF设备速率fi/B-11/0.11/0.61/0.21/0.251/0.81/0.55题28表AF设备的速率解：=1某GB2低速设备每隔500发出一个字节的数据传送请求，挂低速设备的通道应按字节多路通道方式工作，极限流量：f
10、ma某.byte=1/(TS+TD)如果所挂的台数为m，设备的速率fi实际就是设备发出的字节传送请求的间隔时间的倒数，相同设备，速率之和为mfi。为了不丢失信息，应满足:1/(TS+TD)mfi于是m应满足：m1/(TS+TD)fi=500/（10+0.5）=48所以至多可挂48台低速设备。=2某GB2有以下FORK、JOIN写成的在多处理机上并行执行的程序：10U=A+BFORK3020V=U/BJOIN2GOTO4030W=A某UJOIN240FORK6050某=W-VJOIN2GOTO7060Y=W某UJOIN270Z=某/Y假设现为两台处理机，除法速度最慢，加、减法速度最快，画出该程序
11、在两台处理机上运行时的资源时空图。解：如答29图。计算机系统结构试题及答案选择题（50分，每题2分，正确答案可能不只一个，可单选或复选）（CPU周期、机器周期）是内存读取一条指令字的最短时间。（多线程、多核）技术体现了计算机并行处理中的空间并行。（冯诺伊曼、存储程序）体系结构的计算机把程序及其操作数据一同存储在存储器里。（计算机体系结构）是机器语言程序员所看到的传统机器级所具有的属性，其实质是确定计算机系统中软硬件的界面。（控制器）的基本任务是按照程序所排的指令序列，从存储器取出指令操作码到控制器中，对指令操作码译码分析，执行指令操作。（流水线）技术体现了计算机并行处理中的时间并行。（数据流）
12、是执行周期中从内存流向运算器的信息流。（指令周期）是取出并执行一条指令的时间。1958年开始出现的第二代计算机，使用（晶体管）作为电子器件。1960年代中期开始出现的第三代计算机，使用（小规模集成电路、中规模集成电路）作为电子器件。1970年代开始出现的第四代计算机，使用（大规模集成电路、超大规模集成电路）作为电子器件。Cache存储器在产生替换时，可以采用以下替换算法：（LFU算法、LRU算法、随机替换）。Cache的功能由（硬件）实现，因而对程序员是透明的。Cache是介于CPU和（主存、内存）之间的小容量存储器，能高速地向CPU提供指令和数据，从而加快程序的执行速度。Cache由高速的（
13、SRAM）组成。CPU的基本功能包括（程序控制、操作控制、时间控制、数据加工）。CPU的控制方式通常分为：（同步控制方式、异步控制方式、联合控制方式）反映了时序信号的定时方式。CPU的联合控制方式的设计思想是：（在功能部件内部采用同步控制方式、在功能部件之间采用异步控制方式、在硬件实现允许的情况下，尽可能多地采用异步控制方式）。CPU的同步控制方式有时又称为（固定时序控制方式、无应答控制方式）。CPU的异步控制方式有时又称为（可变时序控制方式、应答控制方式）。EPROM是指（光擦可编程只读存储器）。MOS半导体存储器中，（DRAM）可大幅度提高集成度，但由于（刷新）操作，外围电路复杂，速度慢。
14、MOS半导体存储器中，（SRAM）的外围电路简单，速度（快），但其使用的器件多，集成度不高。RISC的几个要素是（一个有限的简单的指令集、CPU配备大量的通用寄存器、强调对指令流水线的优化）。奔腾CPU采用2条指令流水线，能在1个时钟周期内发射2条简单的整数指令，也可发射（1）条浮点指令。奔腾CPU的大多数简单指令用硬布线控制实现，在1个时钟周期内执行完毕。而对于用微程序实现的指令，也在（2、3）个时钟周期内执行完毕。奔腾CPU的外部中断是由CPU的外部硬件信号引发的，包括（可屏蔽中断、非屏蔽中断）。奔腾CPU的异常中断是由指令执行引发的，包括（执行异常、执行软件中断指令）。奔腾CPU是Intel公司生产的一种（超标量）流水处理器。程序控制类指令的功能是（改变程序执行的顺序）。从CPU来看，增加Cache的目的，就是在性能上使（主存、内存）的平均读出时间尽可能接近Cache的读出时间。从执行程序的角度看，最低等级的并行是（指令内部）并行。从执行程序的角度看，最高等级的并行是（作业级、程序级）并行。存储器堆栈是由程序员设置出来作为堆栈
