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1、altium窗口菜单中英文对照表 正式版Altium_Desig ner(protel_DXP)英文菜单汉化对应表表2021-01-08 17:06 5964人阅读评论(0)收藏举报分类：硬件(100)%s - No SI model for part%s -没有部件的 SI 模型%s Degrees%s度%s mm%毫米%s object selected in %s document在$个文档有 s个对象被选中%s Objects Displayed (%s Se ected)%s对象显示(s 被选择)%s objects selected%s 对象被选择(custom)(自定义)(pix
2、els)(像素)+12 Power Port+12 电源端口+5 Power Port+5 电源端口-5 Power Port-5 电源端口一0 Hidden comme nt stri ngs0隐藏注释行0.01uF Capacitor0.01uF 电容0.1uF Capacitor0.1uF 电容一1 Locked comp onen ts1 锁定元件1 By Ascending X Then Ascending Y 根据X递增量决定 Y递增量1.0uF Capacitor1.0uF 电容100K Hertz Pulse100KHz 脉冲100K Hertz Sine Wave100kHz
3、 正弦波100K Resistor100K 通阻10K Hertz Pulse10KHz 脉冲10K Hertz Sine Wave10KHz 正弦波10K Resistor10K 电阻10uF Capacitor10uF 电容1K Hertz Pulse1KHz 脉冲1K Hertz Sine Wave1KHz 正弦波1K Resistor1K 电阻1M Hertz Pulse1MHz 脉冲1M Hertz Sine Wave1MHz 正弦波2 Pads and vias with a hole size between 15and 302焊盘和过孔的孔大小在15-30之间2.2uF Cap
4、acitor2.2uF 电容4 All testpoi nts4全部测试点4 Port Serial In terface4端口串行接口4.7K Resistor4.7K 电阻47K Resistor47K 电阻一5 Comp onent track and arc silkscree nprimitives5元件丝印层的基本线和弧线A KeywordA 键字Abort Simulation 终止仿真About Design Explorer关于设计浏览器Absolute 对Absolute Layer 绝对层Absolute Origin 绝对原点AC Small Sig nal An al
5、ysis Setup交流小信号分析配置Accept Changes (Create ECO) 承认改变(建立 ECO)Access Code佥证码Accuracy|精度一、Activates open documents 激活显示文本Active Low Input 激活低龟平输入Active Low Output激活低电平输出Active project 当前激活项目Active sheet当前激活图纸Active Signals 激活的信号Add All添加全部Add All Waveforms 添加全部波形Add as Rule 作为规则添加Add Assembly Outputs 增加
6、装配输出Add 03$添加分类一亠Add Comp onent Part添加元件部件Add Docume nt 加文本Add Document to Focused Project 添加文档到当前项目Add Documentation Outputs 增加文本输出Add Existing Project 添加已存在的项目Add Fabrication Outputs 增加生产输出Add first condition 添加首要条件Add From 丁。添加 From ToAdd Internal Plane 增加内电层Add LayerW 加层Add Library 添加库Add Lice n
7、se添加许可证Add Net添加网络Add Net Class添加网络分类Add Netlist Outputs 增加网表输出Add New Cursor增加H 新光标Add New Model 加新模式Add New Project 添加新项目Add On e 加一个Add or Remove Libraries 添加或移出库文件Add Other Outputs 添加其他输出Add Pla门6添加内电层Add Plot增加图表Add Project To Version Control 将项目添加到版本控制Add Remove Component Libraries 添加移出元件库Add
8、Remove Libraries 添加 / 移出库文件Add Reports 增加报告Add Selected添加选择的一 一Add Selected Primitives to Component 添加所选基本元素到元件Add Sheet Entry 添加图纸入口Add Signal Layer 增加信号层Add Suffix 加后缀Add Template to Clipboard 添加模板到剪贴板Add To Current Sheet 添加到当前图纸Add to Custom Colors 添加到自定义颜色Add To Desig n添加到设计Add To Entire Project
9、 添加到整个项目Add to new Y axis 溜加到新 Y轴Add to Project 添加到项目Add To Sheet添加到图纸Add To Version Control 添加到版本控制Add top level signals to waveform 给波形增加顶层信号Add Variant 添加变量Add Watcht 加监视Add Wave（增加波形Add Wave To Plot给图表增加波形Add Waveform|加波形Add waveforms to the new plot 给新图表增加波形Add Y Axis 增加 Y 轴Add/Edit Model 增加/编辑
10、模型Add/Remove Libraries 装载/ 移出库文件Add/Remove Library 装载/ 移出库AddAlias添加别名亠Advaneed （Query） 高级（查询）Adva need Mode事级模式Affected Document 所影响的文本Affected Object 所影响的对象Aggregate合计、Align Bottom 底部对齐Alig n Compo nen ts 对齐元件一Align Components by Bottom Edges 根据元件下缘对齐Align Components by Horizontal Centers 元件居中对齐Al
11、ign Components by Left Edges 元件左边对齐Align Components by Right Edges 元件右边对齐Align Components by Top Edges 元件对齐顶部边缘Align Components by Vertical Centers 根据垂直中心对其元件Align Left 左对齐Align Right 右对齐Align Top 顶部对齐Aligned - Bottom 对齐 - 底部Aligned - Center 对齐 - 中心Aligned - Inside Left 对齐 - 内部左边Aligned - Inside Rig
12、ht 对齐 - 内部右边Aligned - Left 对齐 - 左边Aligned - Right 对齐 - 右边Aligned - Top 对齐 - 顶部all 全部All Compo nen ts 全部元件All Draft 全部草图All Final 全部最终All Hidden 全部隐藏All Locked 全部锁定All Nets 全部网络All Off 全部关闭All 0门全部打开All On Current Document 全部当前文档All on Layer 全部打开层All open schematic documents 所有打开原理图文档All 0rientations
13、 所有方向All schematic documents in the currentproject当前项目中所有原理图文档All Text Docs 全部文本文件Allow Dock允许停放Allow multiple testpoints on same net 允许同一网络多个测试点Allow Ports to Name Nets 允许端口到网络名Allow Sheet Entries to Name Nets 允许图纸入口到网络名Allow Short Circuit 允许电路短路Allow Synchronization With Database 允许和数据库同步Allow Syn
14、chronization With Library 允许和库同步Allow testpoint under component 元件下允许测试点Allow Vias under SMD PadsSMD 焊盘下允许过孔Allowed 0rientations 允许方向Allowed Side and 0rder 允许边和定制Alpha?母Alpha Numeric 字母数字一Alpha Numeric Suffix 字母数字下标Alphabetically 字母顺序Alternate 1 另一选择 1Alternative 其他选择Always load error file 总是加载错误文件Amplitude 振幅An alog模拟Analog +12V (+12V) 模拟 +12V (+12V)Analog +5V (+5V) 模拟 +5V (+5V)An alog Grou nd (人6“。)模拟地(AGND)Analog Routing 1 模拟布线层 1Analog Routing 2 模拟布线层 2Analog Routing 3 模拟布Analog Signal In 模拟信An 3“$6分析分析/ 选项Analyses Se
