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1、6.20 指出用一块或多块74x138或74x139二进制译码器以及与非门，如何构建下面每个单输出或多输出的逻辑功能（提示：每个实现等效于一个最小项之和）。解：a） b）c) 或d) e) f) 6.21 图X5-21电路有什么可怕的错误？提出消除这个错误的方法。解：该电路中两个2-4译码器同时使能，会导致2个3态门同时导通，出现逻辑电平冲突。为解决这一问题，在EN_L至1G（或2G）的线路上加一个反相器，使两路门不可能同时导通。6.29 二进制加法器的和的第3个数位S2为输入x0、x1、x2、y0、y1、y2的函数，试写出它的代数表达式：假设c0=0，不要试图“乘开”或最小化表达式。解：6.
2、38 假设要求设计一种新的组件：优化的十进制译码器，它只有十进制输入组合。与取消6个输出的4-16译码器相比，怎样使这样的译码器价格降至最低？写出价格最低译码器的全部10个输出的逻辑等式。假设输入和输出高电平有效且没有使能输入。解：真值表为： DCBAY0 Y1Y2Y3Y4Y5Y6Y7Y8Y9000010000000000001010000000000100010000000001100010000000100000010000001010000010000011000000010000111000000010010000000000010100100000000011010ddddddddd
3、d1011dddddddddd1100dddddddddd1101dddddddddd1110dddddddddd1111dddddddddd利用卡诺图化简可得： 6.52 画出一个电路的逻辑图，该电路采用74x148判定优先级，要求8个输入I0I7为高电平有效，I7的优先级最高。电路应生成高电平有效的地址输出A2A0，以指示优先级最高的有效输入的编号。如果没有输入有效，则A2A0应为111且输出IDLE应有效。除了148外，可以使用分立门。确信所有信号要以适当的有效电平命名。解：要实现电路的真值表：I0I1I2I3I4I5I6I7A2A1A0IDLE111101011001001010100
4、01000100000110100000010010000000010100000000000000000001111与74x148的真值表相比，可得实现电路（还有其他实现方案）：6.53 画出电路的逻辑图，该电路用来判定8个低电平有效的输入I0_LI7_L之间的优先级，I0_L的优先级最高。电路应生成高电平有效的地址输出A2A0，以指示优先级最高的有效输入的编号。如果至少一个输入有效，则输出AVALID应有效。确信所有信号要以适当的有效电平命名。这个电路可以用单个74x148来构建，不用其他的门。解：6.63 设计适合于24引脚IC封装的3输入，5位多路复用器，写出真值表并画出逻辑图和逻辑符
5、号。解：设数据输入为A(4.0)、B(4.0)和C(4.0)，数据输出为Y（4.0），选择端为S1,S0，加上电源和地，共24个引脚。 真值表： S1S0Y(4)Y(3)Y(2)Y(1)Y(0)00A(4)A(3)A(2)A(1)A(0)01B(4)B(3)B(2)B(1)B(0)10C(4)C(3)C(2)C(1)C(0)1100000逻辑符号： 6.65 说明采用18个74x151怎样实现4输入、18位多路复用器，其功能见表6.65所述。解：表6.65： 实现电路：S2S1S0选择的输入000A001B010A011C100A101D110A111B6.66 说明怎样实现具有表540功能的
6、4输入、18位多路复用器。要求采用9个74x153和1个“码转换器”。码转换器的输入为S2S0，输出为C1、C0；当S2S0分别选择AD时，C1、C00011。解：要实现的电路示意图：其中码的转换器的真值表为： S2S1S0C1C000000A00101B01000A01110C10000A10111D11000A11101B 可得： 6.77设计一个多路复用器，它有5个4位输入总线A、B、C、D、E并根据表6.77选定5输入总线中的一个来驱动4位输出总线T、你能够使用的MSI和SSI组件数不超过3个。表6.77： S2S1S0选择的输入000A001B010A011C100A101D110A
7、111E解：实现电路：6.82具有2n个输入的奇偶校验电路可以用2n1个异或门搭建。说明这个电路的两种不同结构，一个给出最坏情况下输入到输出的最小传播延迟，而另一个给出最大传播延迟。对每一种结构，论证最坏情况下异或门的延迟，说明一种结构可能优于另一种结构的情况。解：树状结构和串行链状结构，具体结构见教材。其中的树状结构（tree structure）有最小的最坏情况下的延时，其延时时间为n倍的异或门延时；而串行链连接（daisy-chain connection）有最大的延时，最坏情况下延时时间为2n-1倍的异或门延时。 当所有数据同时到达输入端，且要求输出延时最小时，适合用树状结构；而对于串行链连接方式，由于距输出端近的一些输入，其延时路径较短，所以这种结构适合于输入无法同时到达的情况。此时可将晚到达的输入接至延时路径短的端口。
