《EDA实验基于Libero的数字逻辑设计仿真和验证实验》由会员分享，可在线阅读，更多相关《EDA实验基于Libero的数字逻辑设计仿真和验证实验（39页珍藏版）》请在金锄头文库上搜索。
1、计 算 机 学院 计算机科学与技术 专业14级1 班学号 3114005811姓名 梁智斌_ 教师评定_实验题目_基于Libero的数字逻辑设计仿真及验证实验_1、 熟悉EDA工具的使用；仿真基本门电路。2、 仿真组合逻辑电路。3、 仿真时序逻辑电路。4、 基本门电路、组合电路和时序电路的程序烧录及验证。5、 数字逻辑综合设计仿真及验证。实验报告1、基本门电路一、实验目的1、了解基于Verilog的基本门电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86进行VerilogH
2、DL设计的方法。二、实验环境Libero仿真软件。三、实验内容1、掌握Libero软件的使用方法。2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相应的设计、综合及仿真。4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选一个）的综合结果，以及相应的仿真结果。四、实验结果和数据处理1、所有模块及测试平台代码清单/74HC00代码-与非module HC00(A,B,Y);input 4:1
3、A,B;output 4:1Y;assign Y=(A&B);/与非endmodule/74HC00测试平台代码timescale 1ns/1nsmodule testbench ();reg 4:1a,b;wire 4:1y;HC00 u1(a,b,y);initialbegina=4b0000; b=4b0001;#10 b=b1;#10 b=b1;#10 b=b1;a=4b1111; b=4b0001;#10 b=b1;#10 b=b1;#10 b=b1;endendmodule/74HC02代码-或非module hc02(A,B,Y);input A,B;output Y;assig
4、n Y=(A|B);/或非endmodule/74HC02测试平台代码timescale 1ns/1nsmodule test74hc02;reg a,b;wire y;hc02 u02(a,b,y);initial begin #20 a=0;b=0; #20 a=1; #20 b=1; #20 b=0; endendmodule/74HC04代码-非module hc04(A,Y);input A;output Y;assign Y=A;endmodule/74HC04测试平台代码timescale 1ns/1nsmodule test74hc04;reg a;wire y;hc04 u0
5、4(a,y);initial begin #20 a=0; #20 a=1; endendmodule/74HC08代码-与module HC08(A,B,Y);input A,B;output Y;assign Y=A&B;endmodule/74HC08测试平台代码timescale 1ns/1nsmodule test74HC08;reg a,b;wire y;HC08 u08(a,b,y);initial begin #20 a=0;b=0; #20 b=1; #20 a=1; #20 b=0; endendmodule/74HC32代码-或module HC32(A,B,Y);inp
6、ut A,B;output Y;assign Y=A|B;endmodule/74HC32测试平台代码timescale 1ns/1nsmodule test74HC32;reg a,b;wire y;HC32 u32(a,b,y);initial begin #20 a=0;b=0; #20 b=1; #20 a=1; #20 b=0; endendmodule/74HC86代码-异或module HC86(A,B,Y);input A,B;output Y;assign Y=(A&B)|(B&A);endmodule/74HC86测试平台代码timescale 1ns/1nsmodule
7、test74HC86;reg a,b;wire y;HC86 u86(a,b,y);initial begin #20 a=0;b=0; #20 b=1; #20 a=1; #20 b=0; endendmodule2、第一次仿真结果（任选一个门，请注明，插入截图，下同）。（将波形窗口背景设为白色，调整窗口至合适大小，使波形能完整显示，对窗口截图。后面实验中的仿真使用相同方法处理）注：截图为74HC863、综合结果（截图）。（将相关窗口调至合适大小，使RTL图能完整显示，对窗口截图，后面实验中的综合使用相同方法处理）4、第二次仿真结果（综合后）（截图）。回答输出信号是否有延迟，延迟时间约为多少
8、？答：信号存在延时，延时约为0.3ns5、第三次仿真结果（布局布线后）（截图）。回答输出信号是否有延迟，延迟时间约为多少？分析是否有出现竞争冒险。答：信号存在延时，延时约为4.2存在竞争冒险2、组合逻辑电路一、实验目的1、了解基于Verilog的组合逻辑电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。3、学习针对实际组合逻辑电路芯片74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511进行VerilogHDL设计的方法。二、实验环境Libero仿真软件。三、实验内容1、掌握Libero软件的使用方法。2、进行针对74系列基本组合逻辑电路的
9、设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511相应的设计、综合及仿真。4、74HC85测试平台的测试数据要求：进行比较的A、B两数，分别为本人学号的末两位，如“89”，则A数为“1000”，B数为“1001”。若两数相等，需考虑级联输入（级联输入的各种取值情况均需包括）；若两数不等，则需增加一对取值情况，验证A、B相等时的比较结果。5、74HC4511设计成扩展型的，即能显示数字09、字母af。6、提交针对74HC148、74HC138、74HC153、
10、74HC85、74HC283、74HC4511（任选一个）的综合结果，以及相应的仿真结果。四、实验结果和数据处理1、所有模块及测试平台代码清单/74HC148代码module HC148(DataIn,EO,EI,GS,Dataout); input 7:0 DataIn; input EI; output GS; output EO; output 2:0 Dataout; reg2:0 Dataout; reg EO; reg GS; integer I; always (DataIn or EI) begin if(EI) begin Dataout=7; EO=1; GS=1; end
11、 else if(DataIn=8b11111111) begin Dataout=7; EO=0; GS=1; end else begin for(I=0;I8;I=I+1) if(DataInI) begin Dataout=I; EO=1; GS=0; end end endendmodule/74HC148测试平台代码timescale 1ns/10psmodule test74HC148; reg7:0 in; reg ei; wire eo; wire gs; wire2:0 out;HC148 u148(in,eo,ei,gs,out);initial begin ei=1;
12、#10 ei=0; #10 in=255; #10 in=8b11111110; repeat(8) #10 in=in1; endendmodule/74HC138代码module decoder138(DataIn,E1,E2,E3,Dataout); input 2:0 DataIn; input E1; input E2; input E3; output 7:0 Dataout; reg7:0 Dataout; always (DataIn or E1 or E2 or E3) if(E1=1|E2=1|E3=0 ) Dataout=255; else Dataout=(1b1Dat
13、aIn);endmodule/74HC138测试平台代码timescale 1ns/10psmodule test74HC138; reg2:0 in; reg e1; reg e2; reg e3; wire7:0 out;decoder138 u(in,e1,e2,e3,out);initial begin in=0; repeat(10) #20 in=$random; endinitial begin e1=1; #20 e1=0; endinitial begin e2=1; #40 e2=0; endinitial begin e3=0; #60 e3=1; endendmodule/74H
