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1、加法运算电路1 设计任务描述1.1 设计题目：加法运算电路1.2 设计要求1.2.1 设计目的(1) 掌握加法运算电路的构成、原理与设计方法；(2) 熟悉集成电路的使用方法。1.2.2 基本要求(1) 设计被加数寄存器A和加数寄存器B单元；(2) 设计全加器工作单元；(3) 能进行四位二进制数的加法运算电路。1.2.3 发挥部分(1) 实现了用数码管以十进制形式显示最后运算结果；(2) 考虑了有进位的显示情况，可以实现全部四位二进制数的加法运算；(3) 输入端填加了发光二极管可以清晰直观地显示输入的四位二进制数；(4) 设计了清零开关S1和加法控制开关S2使运算控制更为人性化。2 设计思路 我
2、做的课程设计题目是加法运算电路，首先根据设计要求，我确定了设计必需的几种基本器件：寄存器74LS175、超前进位集成四位加法器74LS283、7448译码器和终端的显示器。接下来，该到具体的设计环节了，首先是输入电路，要求实现两个四位二进制数的加法运算，于是我在一开始放置了八个开关，四个为一组，用来输入两个四位二进制数，考虑到发挥部分，所以我优化了电路功能，在开关后并排放了八个发光二极管，这样就可以直观地显示输入了两个数了。寄存器除了输入和输出外，还有两个管脚，一个是清零控制，另一个是CP端。因此，我又设计了两个开关S1和S2，S1用来清零，S2则用来输入CP脉冲，这样会使运算的控制更为人性化
3、。然后设计具体的运算电路，为了方便我用十进制数来叙述，如果结果是一个两位数，那么我可以通过逐步减相应个数的10最后剩下一位数，这个数就是最后的个位，而减去了几个10十位就是几。两个四位二进制数输入寄存器后，将他们共同输出到加法器的输入端，如果有进位那么在进位输出端输出1进位，把剩下的四位数输出，通过演算我发现进位后剩下的数正好比数进来时少了16，那么为了实现减10的功能，必须想办法再加上一个6，所以还需要一个加法器实现加6的功能，所以我又放置了一个加法器，并让上一个加法器的进位端和这个加法器的加数端相连，如果进位则预置后一个加法器的加数为6，否则为0。与此同时输出一个高电平进位信号A留给输出十
4、位时使用。在第二个加法器运算之后，通过验算发现还有大于15的情况，所以我又放置了一个加法器和前面的那个实现同样的功能，最后有进位输出一个高电平进位信号B留给输出十位时使用。这样一来通过第三个加法器后的数不会再比10大了，只能是010这11种情况。于是我想到了用一个减法器如果是10就减10，如果是09的数就减0。那么怎么判断是10还是0呢？这里我又想到了比较器，让第三个加法器的结果和9来比较，如果大于9那必定是10，那么就输出一个高电平，一方面给减法器的减数预置10，另一方面输出一个高电平信号C留给输出时使用，因为它也相当于进了一位；如果小于等于9，输出低电平给减法器的减数端预置0。这样一来，减
5、法器输出的结果就是的个位数了。再来看十位数，前面有三个进位信号A、B、C，我想设计一个电路，实现的功能是：他们中有几个是高电平十位就是几，于是我想到了用门电路来实现，所以我先根据功能画出了真值表，然后画出卡诺图化简成表达式最后设计出了门电路，输出两位二进制数。最后设计输出端，对于个位，减法器的输出端直接和7448译码器输入端相连，再接到显示器上，就可以以十进制形式显示个位的数了。对于十位，上面的门电路有两个输出，三种情况00、01、10，分别代表0、1、2个进位信号，这样把7448译码器的前两位设成00，再把后两位和门电路的2个输出端相连，这样再接到显示器上，就可以以十进制形式显示运算结果的十
6、位数了。3 设计方框图4 各部分电路设计及参数计算4.1 输入电路的设计设计说明要求实现两个四位二进制数的加法运算，所以我在一开始放置了八个开关，四个为一组，用来输入两个四位二进制数，考虑到发挥部分和优化了电路功能，在开关后并又并排排放了八个发光二极管，这样可以直观明显地显示输入了两个数。此外，寄存器除了输入和输出外，还有两个管脚，一个是清零控制，另一个是CP输入端。因此，又填加了两个开关S1和S2，S1用来清零，S2则用来输入CP脉冲，这样会使运算的控制更为人性化。集成寄存器74LS1754.2 运算电路设计思路超前进位集成四位加法器74LS2834.2.1 运算电路分析我设想：如果结果是一
7、个两位数，那么可以通过逐步减相应个数的10最后剩下一位数，这个数就是最后的个位，而减去了几个10十位就是几。两个四位二进制数输入寄存器后，将他们共同输出到加法器的输入端，如果有进位在进位输出端输出1进位，把剩下的四位数输出，通过演算得出进位后剩下的数正好比数进入加法器时少了16，那么为了实现减10，还需要一个加法器实现加6的功能，所以在后面再放置一个加法器，并让前一个加法器的进位端和这个加法器的加数端相连，如果进位则预置后一个加法器的加数为6，否则为0。与此同时输出一个高电平进位信号A留给输出十位时使用。在第二个加法器运算之后，通过验算得出还有大于15（1111）的情况，所以再放置一个加法器和
8、前面的那个实现同样的功能，最后有进位则输出一个高电平进位信号B留给输出十位时使用。这样通过第三个加法器后的数不会再比10大，只能是010这11种情况。这里可以用一个减法器如果是10就减去10（1010），如果是09的数就减去0（0000）。集成算术/逻辑单元（减法器）74LS381集成数值比较器74LS85接下来为了判断是10还是09的数可以在这再放一个比较器，让第三个加法器的结果和9（1001）来比较，如果大于9那必定是10，那么就输出一个高电平，一方面给减法器的减数预置10（1010），另一方面输出一个高电平信号C留给输出时使用，因为它也相当于进了一位；如果小于等于9，输出低电平给减法器的
9、减数端预置0（0000）。这样一来，减法器输出的结果就是的个位数。对于十位数，前面有三个进位信号A、B、C，于是设想设计一个电路，实现如下的功能：他们中有几个是高电平十位就是几，门电路的输出端输出十位数的四位二进制数形式，这个功能可以用门电路来实现。于是我根据组合逻辑电路设计的知识，首先先根据功能画出了真值表，然后画出卡诺图化简成表达式最后就可以画出所需的门电路。参数计算见下页。门电路4.2.2 运算电路参数计算：（1）真值表：（2）卡诺图：（3）化简：4.3 输出显示电路的设计输出端对于个位，减法器的输出端直接和7448译码器输入端相连，再接到显示器上，这样就可以以十进制形式显示个位的数。对
10、于十位，上面的门电路有两个输出，三种情况00、01、10，分别代表0、1、2个进位信号，把7448译码器的前两位设成00，再把后两位和门电路的2个输出端相连，再整个接到显示器上，就可以以十进制形式显示运算结果的十位数了，这样输出显示电路就设计好了。七段显示译码器74LS48及显示器 5 工作过程分析5.1 输入并存入寄存器在运算之前首先闭合清零开关S1，通过给寄存器的RD端一个低电平信号对将要写入的寄存器清零。接下来在输入端输入想要运算的两个四位二进制数，同时发光二极管以发光的形式直观地显示这两个数，确定无误后，闭合加法控制开关S2，通过一个非门给寄存器的CP端一个高电平，即出现了一个脉冲的上
11、升沿，使两个四位二进制数同时写入寄存器。5.2 加法器运算寄存器在存入两个数后，通过加法器A开始运算，得到第一个结果后判断，如果结果大于15（1111），那么在CO端向下一个加法器B进位（相当于减16）并预置加法器B的加数为十进制的6（0110），并向门电路输入一个高电平，加法器A中减去16的结果输出并做加法器B的被加数，加法器B将此数加6（前后相当于减10），又得到一个结果，和前面的一样，判断结果是否大于15（1111），如果大于15，继续给加法器C进位（相当于减16）并预置加法器C的加数为6（1001），并向门电路输入一个高电平，加法器B中减去16的结果输出并做加法器C的被加数，加法器C将
12、此数加6（前后相当于减10），又得到一个结果，这个结果将不会大于10，将此结果输入比较器与十进制的9（1001）进行比较，如果大于9，输出端输出高电平，一端给门电路，另一端给减法器的减数端使其预置为十进制的10（1010），如果小于或等于9，输出端输出低电平，给减法器的减数使其预置为十进制的0（0000）。5.3 十进制输出加法器C运算后输出的结果同时输入减法器的被减数端，通过减法器减去对应情况的十进制的10（1010）或0（0000），得到的结果即为最后整个运算结果的个位，输入7448并通过其译码最终在显示器上显示。门电路的功能为判断三个输入端高电平的个数，输出相应个数的二进制数，通过前面可
13、知，三个输入端有两个是加法器A和B的输出进位端，一个是比较器的输出端，显然他们中高电平的个数就是最后整个运算结果十位上的数，将门电路输出端接在7448译码器输入端的后两位（前两位预置为00），这样组成的四位二进制数即为十位的四位二进制数，最终通过显示器显示出来。最终，十位和个位的显示器并排显示的结果即为以十进制表示的整个加法运算的最终结果。6 元器件清单器件名称备注数量（片）单刀开关S2单刀双置开关S8发光二极管LED8电阻R15集成寄存器74LS1752超前进位集成四位加法器74LS2833集成数值比较器74LS851集成算术/逻辑单元（减法器）74LS3811六反相器74LS041四2输入
14、与门74LS082四2输入或门74LS321四2输入异或非门74LS2661四2输入异或门74LS861七段显示译码器74LS482显示器LED27 主要元器件介绍7.1 集成寄存器 74LS175寄存器是最简单的储存器件，它的主要组成部分是触发器。一个触发器能存储一位二进制代码，故要存储n位二进制代码的积存器就需要用n个触发器组成。74LS175的引脚图如左图所示，其中RD是异步清零控制端，在往寄存器中存入数据之前必须先把寄存器清零。1D4D是数据输入端，在CP脉冲上升沿作用下，1D4D端的数据被并行地存入寄存器。输出的数据则并行从1Q4Q端引出。这个器件的功能表如下： 7.2 超前进位集成四位加法器 74LS28374LS283可以实现两个4位二进制数的加法和全内部先行进位功能。和的所有位以及从第4位得到的进位输出可由输出引脚提供。74LS283的引脚图如左图所示，其中A0A3为被加数输入端，B0B3为加数输入端，S0S3为输出端，CO为进位端。 7.3 集成数值比较器74LS8574LS85集成数值比较器是4位数值比较器，两个4位数的比较是从A 的最高位A3和B的最高位B3进行比较，如果它们不等，则该位的比较结果可以作为两数的比较结果。若最高位A3=B3，则再比较次高位A2和B2，余类推。如果两数相等，比较步骤则必须进行
