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1、第 4 章ARM 系统硬件设计4.1 PXA270 微处理器简介Inte 1公司推出地基于I ntelXScale内核技术地新一代嵌入式微处理芯片PXA27x（开 发代号Bulverde）系列产品处理器主频高达624MHz,针对手持设备提供了非常丰 富地功能接口，如LCD、音频、SD/MMC、CF、数码相机接口、键盘等，如图1 所示：b5E2R。pmw x 0 匚adKw*dV4UARTxlSDAV43MRnRESETRSOV5nVCC_FAULT*POKnEAT FAULTDBOV6SYS_ENmON 1-2PWR EN*ON3-6V7* VCCJO3.3V、VCC_MEM 2.5VVCC_
2、CORE* 0.8V TO 1.3V、VCC_PLL 1.3V*VCC_SRAM 1.1VVCC_USIM*OV1.SV3V*VCC_BATT图 3 ：电源电路其中IN为主电源输入，BKBT为后备电源输入，MR为手动复位输入，nRESET为复 位输出，VCC_FAULT为电源就绪输出，nBATT_FAULT为电池失效或无电池指示输出， SYS_EN为输出V1和V2地控制开关，PWR_EN为输出V3-V6地控制开关，V7为常开状 态.VI提供I/O 口地3.3V电源，最大电流1.3A； V2提供存储器地2.5V电源，最大电流0.9A； V3提供内核0.8V到1.3V电源，最大电流0.9A，电源幅
3、度可通过2线串行接口调节；V4 提供PLL电路地1.3V电源；V5提供内部SRAM地1.1V电源；V6提供USIM接口地电源; V7可设置为跟随V1或后备电池地电压.4.2.2 时钟电路时钟电路用于向CPU及其它电路提供工作时钟，在该系统中，PXA270使用无源晶振, 晶振地接法如图4所示.dvzfv。根据PXA270地最高工作频率以及PLL电路地工作方式，选择13MHz地无源晶振.13MHz地晶 振频率经过PXA270片内地PLL电路倍频后，可达到640MHz地频率.片内地PLL电路兼有频 率放大和信号提纯地功能，因此，系统可以以较低地外部时钟信号获得较高地工作频率，以 降低因高速开关时钟所
4、造成地高频噪声倍频及内部寄存器地设置，可产生外部总线、USB接口、SD卡接口、MMC卡接口、UART接口、IIC接口及IIS等接口地时钟信13MHzI32768n PXA270PXTALJN CLK_PIOPXTAL_OUTCLK_REQ CLK_TOUTTXTAL_INTXTAL_OUT23S239CLK_PIO CLK_TOUT号.图 4 ：时钟电路4.2.3 复位电路复位电路将使处理器及内部寄存器保持到已定义地复位状态，内部地时钟停止，处理器 维持静止状态，并忽略nVCC_FAULT和nBATT_FAULT信号；当nRESET信号出现时， nRESET_OUT信号将同时输出，nRESET
5、_OUT可控制外部接口电路地复位.复位包含手动复位、自动复位和看门狗复位PXA270地复位电路如图5所示.其中 74LVC08 包含 4 个 2 输入与门， nRESET 信号直接和 PXA270 地复位输入引脚 nRESET相连.R1和CD1组成RC自动复位电路，当系统上电时，“A”点电压将从0V逐渐 上升到3.3V,从而使PXA270处理器产生复位；按钮S1产生手动复位，当按钮S1按下时,“A”点为低电平，松开时为高电平，从而使PXA270处理器产生复位；JTAGRESET_IN为 JTAG 口控制复位地信号，使外接硬件仿真器可控制PXA270处理器地复位或进入调试状态; 看门狗复位是利用
6、PXA270内部地看门狗定时器，当看门狗复位使能后，如软件运行出现故 障或未正常运行，导致看门狗定时器溢出，也将使PXA270处理器复位.kavU4。74LVC0S图 5 ：复位电路4.2.4 存储器电路PXA270处理器地外部总线接口支持SDRAM，同步或异步地突发模式与页模式地 FLASH存储器，页模式地ROM, SRAM,可变延时地I/O存储器，PC卡，CF卡扩展存储器，y6v3AoCVT-PXA270教学实验系统上地存储系统包括2片16M x 16位地FLASH存储器28F128 和 2 片 32M x 16 位地 SDRAM 存储器 HY5W5A60L.M2ub6。如图6所示，处理器
7、是通过片选nCSO与片外地2片FLASH连接，组成32位地FLASH 存储系统，所以CPU地地址线A2A24分别和FLASH地A1A23连接.FLASH地地址空间 范围为 0x000000000x01FFFFFF.0YujC。如图 7 所示，处理器是通过片选 nSDCS1 与片外地 2 片 SDRAM 连接，组成 32 位地 SDRAM存储系统,SDRAM分成4个BANK，BANK地地址由BA1、BA0控制.在每个BANK 中，分别用行地址脉冲选通RAS和列地址脉冲选通CAS进行寻址.SDRAM由CPU专用 SDRAM 片 选 信 号 nSDCS1 选 通 ， SDRAM 地 地 址 空 间
8、范 围 为 0xa00000000xa4000000.图 6 ： FLASH 存储器电路图 7 ： SDRAM 存储器电路4.2.5 JTAG 接口电路JTAG（Joint Tes t Ac tion Group，联合测试行动小组）是一种国际标准测试协议，主要 用于芯片内部测试及对系统进行仿真、调试.目前大多数比较复杂地器件都支持JTAG协议， 如 ARM、DSP、FPGA 器件等.sQsAEo标准地JTAG接口是5线：TMS、TCK、TDI、TDO、nTRST，分别为测试模式选择、测试时 钟、测试数据输入、测试数据输出和测试复位信号GMsla。JTAG测试允许多个器件通过JTAG接口串联在一
9、起，形成一个JTAG链，能实现对各个 器件分别测试.JTAG接口还常用于实现ISP （In-Sys temProgrammable在系统编程）功能， 如对FLASH器件进行编程等.TIrRGl通过JTAG接口，可对芯片内部地所有部件进行访问，因而是开发调试嵌入式系统地一 种简洁高效地手段.目前JTAG接口地连接有两种标准，即14针接口和20针接口 .7EqZc。CVT-PXA270教学实验系统上地JTAG电路如图8所示.TThjooT1T110K U)I1 23467891011121314151617181920DC_3P3V图 8： JTAG 接口电路4.3 PXA270 片内接口电路设计
10、4.3.1 中断接口电路PXA270包含119个GPIO 口，每个GPIO 口均可设置为中断输入口，所有中断输入口 可通过软件设置为电平触发还是沿触发，沿触发时又可设置为上升沿触发或下降沿触发，也 可设置中断产生时是导致IRQ中断或FIQ中断，中断可设置为全部屏蔽或分别被屏蔽.izq7i。CVT-PXA270 教学实验系统上地中断测试电路如图 9 所示.当按钮 S1 未按下时， GPIO21输入为高电平，当按钮S1按下时,GPIO21输入为低电平.如果设置GPIO21为下降 沿触发且此中断不被屏蔽，那么在每次按钮S1按下时GPIO21将产生一次中断请求.zvpge。PXA270DC_3P3VR1GPIO214.7KS
